[发明专利]一种静电放电保护电路、IO电路及芯片

说明书

本申请公开了一种静电放电保护电路、IO电路及芯片。静电放电保护电路包括：第一晶体管，源极连接到第一电位，漏极连接第二晶体管的源极；第二晶体管，漏极连接到第二电位，第二电位高于第一电位；第二晶体管的栅极连接VSS；第二晶体管的漏极宽于第一晶体管的源极。采用本申请提供的静电放电保护电路，不仅在芯片上所占据的面积较小，而且可以较好的保护芯片。

技术领域

本申请涉及半导体集成电路技术领域，具体涉及一种静电放电保护电路、IO电路及芯片。

背景技术

常用的静电放电保护(ESD)方法有三种：避免ESD措施、片外(off-chip)防护和片上(on-chip)保护单元。

避免ESD措施具体方法主要有：1、包围隔离2、接地3、调整湿度。片外保护则是在芯片外添加额外的ESD保护器件来对芯片进行保护。但这种方法会占用很多系统级资源，因此最经济、最实用的方法就是采用片上保护单元。片上ESD防护则是指在芯片内部进行ESD保护设计，与片外ESD保护单元相比，片上ESD保护具有集成度高、减少系统成本、降低设计和布线的复杂度等优点。

在MCU芯片中片上ESD保护主要分布在电源与IO上。发明人发现，在以往的ESD保护设计方法上，为满足ESD能力要求，往往ESD保护电路所占面积会达到data％，所占面积较大。

发明内容

本申请实施例的目的是提供一种静电放电保护电路、IO电路及芯片，能够解决现有技术中静电放电保护电路所占面积较大的技术问题。

本申请的技术方案如下：

第一方面，提供了一种静电放电保护电路，包括：

第一晶体管，源极连接到第一电位，漏极连接第二晶体管的源极；

第二晶体管，漏极连接到第二电位，第二电位高于第一电位；第二晶体管的栅极连接VSS；

第二晶体管的漏极宽于第一晶体管的源极。

在一些可选实施例中，第一晶体管和第二晶体管均采用NMOS晶体管。

在一些可选实施例中，第二晶体管的漏极连接芯片的IO口，静电放电保护电路用于保护IO的静电放电。

在一些可选实施例中，该电路采用cascode结构。

在一些可选实施例中，芯片的电源口还连接一个NMOS晶体管，NMOS晶体管的栅极接地。

在一些可选实施例中，第一晶体管和第二晶体管的安全工作电压小于第二电位与第一电位的电压差。

在一些可选实施例中，在第二晶体管关断的情况下，第二电位与第二晶体管的栅极电压之差不大于第二晶体管的安全工作电压。

第二方面，提供了一种IO电路，该IO电路包括第一方面任一可选实施例提供的静电放电保护电路。

第三方面，提供了一种芯片，该芯片包括第一方面任一可选实施例提供的静电放电保护电路。

在一些可选实施例中，芯片为微控制单元MCU芯片。

本申请的实施例提供的技术方案至少带来以下有益效果：

本申请实施例提供的静电放电保护电路，将两个晶体管串联，源极在外侧，漏极加宽。相较于直接使用GGNMOS的保护电路，本申请实施例提供的静电放电保护电路中增加了一个晶体管。当ESD发生时，靠近IO口的晶体管的漏极会存在大量电子堆积，跟正常GGNMOS保护中一样会发生雪崩击穿，漏极NWELL与PSUB之间产生放电通路，电荷由此泄放至地，同时导致该MOS寄生的三极管导通，产生一个低阻抗的电流通路。而远离IO口的NMOS则不会发生大量电子堆积，故不需要特别加宽加厚的漏极也可作为第二级泄放通路，两个晶体管之间的源级与漏级面积可以很小。