[发明专利]一种存算一体的堆叠芯片在审
申请号: | 202111028372.1 | 申请日: | 2021-09-02 |
公开(公告)号: | CN113722268A | 公开(公告)日: | 2021-11-30 |
发明(设计)人: | 周骏;郭一欣;左丰国;马亮 | 申请(专利权)人: | 西安紫光国芯半导体有限公司 |
主分类号: | G06F15/76 | 分类号: | G06F15/76;G06F15/78 |
代理公司: | 深圳市威世博知识产权代理事务所(普通合伙) 44280 | 代理人: | 黎坚怡 |
地址: | 710000 陕西省西安市西*** | 国省代码: | 陕西;61 |
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摘要: | |||
搜索关键词: | 一种 一体 堆叠 芯片 | ||
1.一种存算一体的堆叠芯片,其特征在于,包括:
第一可编程门阵列组件,所述第一可编程门阵列组件包括第一接口模块,所述第一接口模块嵌入于所述第一可编程门阵列组件内,所述第一接口模块包括第一键合引出区域;
第二可编程门阵列组件,所述第二可编程门阵列组件包括第二接口模块,所述第二接口模块嵌入于所述第二可编程门阵列组件内,所述第二接口模块包括第三键合引出区域;
第一存储阵列组件,设置有第二键合引出区域;
所述第一键合引出区域、所述第二键合引出区域、所述第三键合引出区域键合连接,以将所述第一可编程门阵列组件、所述第二可编程门阵列组件以及所述第一存储阵列组件上的互连信号连接在一起。
2.根据权利要求1所述的存算一体的堆叠芯片,其特征在于,所述第二可编程门阵列组件设置于所述第一可编程门阵列组件远离所述第一存储阵列组件的一侧;
所述第一接口模块还包括:第四键合引出区域,所述第四键合引出区域、所述第三键合引出区域键合连接,所述第一键合引出区域以及所述第二键合引出区域键合连接,以将所述第一可编程门阵列组件、所述第二可编程门阵列组件以及所述第一存储阵列组件上的互连信号连接在一起。
3.根据权利要求1所述的存算一体的堆叠芯片,其特征在于,所述第二可编程门阵列组件设置于所述第一存储阵列组件远离所述第一可编程门阵列组件的一侧;
所述第一存储阵列组件还包括:第四键合引出区域,所述第四键合引出区域、所述第三键合引出区域键合连接,所述第一键合引出区域以及所述第二键合引出区域键合连接,以将所述第一可编程门阵列组件、所述第二可编程门阵列组件以及所述第一存储阵列组件上的互连信号连接在一起。
4.根据权利要求1所述的存算一体的堆叠芯片,其特征在于,所述第二可编程门阵列组件的数量至少为2。
5.根据权利要求2或3所述的存算一体的堆叠芯片,其特征在于,所述存算一体的堆叠芯片还包括:
存储控制单元,所述存储控制单元设置于所述第一接口模块,或所述第二接口模块上;
所述第一可编程门阵列组件以及所述第二可编程门阵列组件共用同一所述存储控制单元访问所述第一存储阵列组件的同一存储单元。
6.根据权利要求5所述的存算一体的堆叠芯片,其特征在于,所述第一可编程门阵列组件还包括:
第一可编程逻辑单元,连接所述存储控制单元,所述第一可编程逻辑单元引出第一逻辑信号;
所述第二可编程门阵列组件还包括:
第二可编程逻辑单元,连接所述存储控制单元,所述第二可编程逻辑单元引出第二逻辑信号;
所述存储控制单元基于所述第一逻辑信号以及所述第二逻辑信号选择所述第一可编程门阵列组件访问所述第一存储阵列组件或者所述第二可编程门阵列组件访问所述第一存储阵列组件。
7.根据权利要求2或3所述的存算一体的堆叠芯片,其特征在于,所述存算一体的堆叠芯片还包括:
第一存储控制单元以及第二存储控制单元;
所述第一存储控制单元设置于所述第一接口模块上,所述第二存储控制单元设置于所述第二接口模块上;
所述第一可编程门阵列组件利用所述第一存储控制单元访问所述第一存储阵列组件的存储单元;
所述第二可编程门阵列组件利用所述第二存储控制单元访问所述第一存储阵列组件的存储单元。
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