[发明专利]一种高压NPN器件

说明书

本发明涉及一种集成JFET管钳位结构的高压NPN器件，包括低压NPN三极管，还包括JFET管，所述低压NPN三极管与所述JFET管集成；所述低压NPN三极管的集电极接所述JFET管的源极；所述JFET管的漏极作为所述高压NPN器件的集电极；所述低压NPN三极管的基极和发射极分别作为所述高压NPN器件的基极和发射极。本发明使用常规的低压工艺设计制造，也不需增加其他器件面积，即可满足耐高压要求。

技术领域

本发明涉及一种高压NPN器件，尤其是一种集成JFET管钳位结构的高压NPN器件。

背景技术

在芯片设计中，广泛使用NPN管做电流放大、信号处理或电子开关，许多应用需要NPN管工作在高压条件下。在芯片设计中，一般以5V为分界线，5V以下为低压，大于5V为高压。目前在主流集成电路制作工艺(包含Bipolar、BiCMOS、BCD工艺等)中，为了制造性能好的NPN管，都采用外延工艺，绝大部的器件都是做在外延层中。在制造过程中，NPN管和其他器件一起形成。如果需要制造出高压NPN器件，要使用更厚的外延、更深的隔离扩散区和基区扩散区，这必然会导致各个扩散区之间的间距加大，NPN和大部分器件的尺寸相应急剧增大。这对于只有NPN管或部分NPN工作在高压条件下的产品来说，因为少量高压器件的需求而增加大部分器件的面积，是性价比很差的设计。。

发明内容

本发明的发明目的在于提供一种集成JFET管钳位结构的高压NPN器件，使用常规的低压工艺设计制造，也不需增加其他器件面积，可满足耐高压要求。

实现本发明目的的技术方案：

一种高压NPN器件，包括低压NPN三极管，其特征在于，还包括JFET管，所述低压NPN三极管与所述JFET管集成；所述低压NPN三极管的集电极接所述JFET管的源极；所述JFET管的漏极作为所述高压NPN器件的集电极；所述低压NPN三极管的基极和发射极分别作为所述高压NPN器件的基极和发射极。

进一步地，P型衬底上方设有N型外延岛，所述N型外延岛下端与所述P型衬底之间，由左至右依次设有第一N型埋层和第二N型埋层；所述第一N型埋层上方由下至上依次相连第一深N阱扩散区、第一N+扩散区，所述第一N+扩散区上方通过接触孔和金属线形成欧姆接触，作为所述JFET管的漏极和所述高压NPN器件的集电极引出端；

所述N型外延岛内设有第二P阱区，所述第二P阱区位于所述第一N型埋层和第二N型埋层之间的上方，所述第二P阱区与其正下方的P型衬底连接，作为所述JFET管的栅极；

所述第二N型埋层的上方由下至上依次相连第二深N阱扩散区、第二N+扩散区，作为所述JFET管的源极和所述低压NPN三极管的集电极；

所述N型外延岛内设有P base扩散区，所述P base扩散区位于所述第二深N阱扩散区、第二N+扩散区的右侧，所述P base扩散区内，对应左端和右端分别设有P+扩散区和第三N+扩散区，所述P+扩散区上方通过接触孔和金属线形成欧姆接触，作为所述低压NPN三极管的基极引出端，所述第三N+扩散区上方通过接触孔和金属线形成欧姆接触，作为所述低压NPN三极管的发射极引出端。

进一步地，所述N型外延岛两侧设有第一P阱区、第三P阱区，所述第一P阱区位于所述第一深N阱扩散区、第一N+扩散区的左侧，所述第一P阱区下方接有第一P型埋层；所述第三P阱区位于所述Pbase扩散区的右侧，所述第三P阱区下方接有第二P型埋层。

进一步地，所述P型衬底、第二P阱区、对应所述JFET管漏区和栅极外侧的N型外延岛，均采用耐压的或高耐压的轻掺杂硅材料；所述JFET管漏区和栅极外侧的N型外延岛是指，对应所述第一深N阱扩散区和第二深N阱扩散区之间的N型外延岛区域。

进一步地，P型衬底上方设有N型外延岛，所述N型外延岛下端与所述P型衬底之间，设有第二N型埋层；所述N型外延岛上端设有第一N+扩散区，所述第一N+扩散区位于所述第二N型埋层左侧；