[发明专利]一种多核测试处理器及集成电路测试系统与方法

说明书

本发明公开了一种多核测试处理器及集成电路测试系统与方法，包括协测试处理器同步控制器、主测试处理器、两个以上的协测试处理器、测试子系统指令切换器，在主测试处理器下引入若干协测试处理器。主测试处理器将需要并发测试的测试图形交给协测试处理器执行，用于完成类似异步信号匹配测试的测试项目。协测试处理器测试完成后，又回到主测试处理器继续后续测试。本发明可以实现多测试站异步并发测试，提高测试效率，同时在给每个测试站分配异步测试通道时可以避免更少的测试通道闲置，从而提高测试通道利用率。

技术领域

本发明涉及一种ATE(Auto Test Equipment)集成电路自动测试设备，属于半导体制造，仪器仪表，数字信号、混合信号芯片测试、存储器芯片测试领域。

背景技术

由于数字集成电路的测试过程中，会经常需要进行输出信号的匹配测试(MatchTest)。例如：等待被测器件(Device Under Test,简称DUT)的IO输出上升沿或下降沿，或等待Memory器件写入数据烧写完成等等。由于实际量产中会需要进行多测试站(Site）的并行测试，而各个DUT的待匹配状态出现的时间不一致，导致各个Site无法通过高效的并行测试方法完成需要匹配测试的项目。

已有的测试设备中的测试处理器都是基于单核测试处理器设计的，每个测试处理器控制一定数量的测试通道。通过一个或多个单核测试处理器的同步或异步工作，完成对单颗或多颗芯片的并行或并发测试。基于这个架构设计的测试设备衍生的传统测试方法主要有三种：

传统解决方法一，整个测试系统共用一个测试处理器，通过串行测试的方法，分别进行每个测试站的输出信号匹配测试。这种方法简单灵活，但是测试效率最低。总测试时间是各个测试站测试时间之和。随着并行测试站数量增加，整体测试效率非常低。

传统测试方法二，同时匹配所有测试站输出匹配信号，当所有测试站匹配信号都成立(Pass或Fail），则匹配测试认为通过。这种测试方法相较于第一种方法效率更高。但是牺牲了各个测试站的测试灵活性，例如：无法准确获知各个测试站匹配信号的出现时间等，对于部分测试站匹配信号先出现，还需要等待后出现的测试站条件成立后才能一起继续后续测试，可能导致测试Fail。

传统测试方法三，通过每个测试站分配一个独立的测试处理器的方法。每个站跑在独立的时钟域中，各个测试站各自独立完成各自的匹配测试。这种方法相较于前两种方法，具有测试灵活，匹配及时，测试参数准确，效率高等优点。但是缺点是测试成本较高，测试通道使用率较低等问题。目前该方法主要应用在高端混合信号自动测试机(ATE）中，由于高端被测试器件的高利润可以承受高端平台的高测试成本，所以被广泛接受。但是对于大量中低端被测试器件来讲，无法接受过高的测试成本。所以中低端测试平台往往不具备该类功能。如果有方法能解决测试成本高，及测试通道利用率问题，将是更优秀的测试方法。

发明内容

发明目的：考虑到大多数集成电路测试过程中，需要匹配测试的项目在总体测试项目中所占的比重较低,而且该类项目往往需要的测试向量也较小。本发明提出了一种多核测试处理器及集成电路测试系统与方法。本发明相较于目前三种传统的测试方法，既可以继承方法三中多处理器的高效，灵活，及测试准确性。同时也避免了方法三的测试成本高的缺点。其测试通道利用率较高，测试成本和方法一及方法二接近。

技术方案：

鉴于传统测试方法三中，存在测试成本高，测试通道利用率不高的问题。主要原因是一方面每个被测试器件都采用独立的测试处理器，测试处理器资源对于ATE而言数量较少，成本较高。另一方面每个独立测试处理器又被一定数量的测试通道共用，由于单颗被测试器件(DUT)的管脚数往往小于一个测试处理器对应的测试通道数，为了实现多个被测试器件的独立匹配测试，每个测试处理器只能对应一颗被测试器件。导致部分多余的测试通道无法被使用，从而单颗测试成本被抬高。