[发明专利]锁存器单元电路及锁存器

权利要求书

1.一种锁存器单元电路，其特征在于，包括第一反相器、第二反相器、第三薄膜晶体管、第四薄膜晶体管、第一存储电容和第二存储电容；

所述第一反相器包括第一输入端、第一输出端和第四输入端，所述第一反相器的第一输入端与输入信号连接，所述第一反相器的第一输出端与所述第三薄膜晶体管的漏极连接；所述第二反相器包括第二输入端、第三输入端和第三输出端；所述第一反相器的第四输入端与所述第二反相器的第三输入端、外部电源连接，所述第三薄膜晶体管的源极与所述第二反相器的第二输入端连接，所述第二反相器的第三输出端作为所述锁存器单元电路的输出端；

所述第三薄膜晶体管的栅极与控制信号连接，所述第四薄膜晶体管的栅极与控制信号连接；

所述第一存储电容的一端与所述第二反相器的第二输入端连接，所述第一存储电容的另一端接地；所述第二存储电容的一端与所述第二反相器的第三输出端连接，所述第二存储电容的另一端接地；

所述第一反相器的第一输入端与所述第四薄膜晶体管的漏极连接，所述第四薄膜晶体管的源极与所述第二反相器的第三输出端连接。

2.根据权利要求1所述的锁存器单元电路，其特征在于，所述第三薄膜晶体管、所述第四薄膜晶体管是单栅薄膜晶体管或双栅薄膜晶体管。

3.根据权利要求1或2任一项所述的锁存器单元电路，其特征在于，所述第三薄膜晶体管、第四薄膜晶体管晶体管均为双栅薄膜晶体管；所述第三薄膜晶体管的底栅极与控制信号连接，所述第四薄膜晶体管的顶栅极与外接偏压连接；所述第四薄膜晶体管的底栅极与控制信号连接，所述第四薄膜晶体管的顶栅极与外接偏压连接。

4.根据权利要求1所述的锁存器单元电路，其特征在于，所述第一反相器由第一薄膜晶体管、第二薄膜晶体管组成；

所述第一薄膜晶体管的底栅极与所述第一薄膜晶体管的顶栅极、所述第一薄膜晶体管的源极连接，所述第一薄膜晶体管的漏极作为所述第一反相器的第四输入端，与所述第二反相器的第三输入端连接；

所述第二薄膜晶体管的漏极作为所述第一反相器的第一输出端，与所述第一薄膜晶体管的源极、所述第三薄膜晶体管的漏极连接；

所述第二薄膜晶体管的底栅极作为所述第一反相器的第一输入端，与所述第四薄膜晶体管的漏极连接；所述第二薄膜晶体管的源极接地；

所述第二薄膜晶体管的底栅极与所述第四薄膜晶体管的漏极连接。

5.根据权利要求4所述的锁存器单元电路，其特征在于，所述第一薄膜薄膜晶体管、所述第二薄膜晶体管的有源层材料为非晶硅、多晶硅或非晶铟镓锌氧化物中的至少一种。

6.根据权利要求4所述的锁存器单元电路，其特征在于，所述第一薄膜晶体管、第二薄膜晶体管的沟道形状为平面沟道、π型沟道、3D鳍型沟道中的一种。

7.根据权利要求1所述的锁存器单元电路，其特征在于，所述第二反相器由第五薄膜晶体管、第六薄膜晶体管组成；

所述第五薄膜晶体管的底栅极与所述第五薄膜晶体管的顶栅极、所述第五薄膜晶体管的源极连接，所述第五薄膜晶体管的漏极作为所述第二反相器的第三输入端，与所述第一反相器的第四输入端连接；

所述第五薄膜晶体管的源极作为所述第二反相器的第三输出端，与所述第六薄膜晶体管的漏极连接；所述第六薄膜晶体管的底栅极作为所述第二反相器的第二输入端，与所述第三薄膜晶体管的源极、所述第一存储电容的一端连接；

所述第六薄膜晶体管的源极接地并与所述第一存储电容的另一端连接；所述第六薄膜晶体管的漏极与所述第四薄膜晶体管的源极连接。

8.根据权利要求7所述的锁存器单元电路，其特征在于，所述第五薄膜薄膜晶体管、所述第六薄膜晶体管的有源层材料为非晶硅、多晶硅或非晶铟镓锌氧化物中的至少一种。

9.根据权利要求7所述的锁存器单元电路，其特征在于，所述第五薄膜晶体管、第六薄膜晶体管的沟道形状为平面沟道、π型沟道、3D鳍型沟道中的一种。

10.一种锁存器，其特征在于，包括权利要求1-9任一项所述的锁存器单元电路。