[发明专利]一种基于SEDRAM的堆叠式器件以及堆叠式系统

说明书

本发明提供一种基于SEDRAM的堆叠式器件以及堆叠式器件，其中，基于SEDRAM的堆叠式器件包括：末级缓存组件，所述末级缓存组件包括：控制组件以及存储器组件；所述控制组件包括第三键合引出区域；所述存储器组件包括第四键合引出区域；所述第三键合引出区域与所述第四键合引出区域之间形成三维异质键合结构，以将所述控制组件与所述存储器组件键合连接。实现大规模提高存储容量和存储访问的高带宽、低功耗的目的。

技术领域

本发明涉及集成电路技术领域，特别是涉及一种基于SEDRAM的堆叠式器件以及堆叠式系统。

背景技术

现有技术中，高速缓冲存储器(Cache)是一种小容量的高速存储器，通常由快速SRAM(Static Random Access Memory)存储元件组成，可以直接集成在CPU(CentralProcessing Unit，中央处理器)芯片内或CPU模组上。在CPU和内存之间设置高速缓存Cache，把内存中被频繁访问的活跃程序块和数据块复制到Cache中，以提高CPU读写指令和数据的速度。由于程序访问的局部性，在大多数情况下，CPU能直接从Cache中取得指令和数据，而不必访问内存。

近20年来，产业界为了提高高速缓存效率，不断增加高速缓冲存储器的容量和带宽，但是受限于Cache与CPU的连接密度，以及对单晶粒尺寸或良率的权衡，不能充分释放Cache与CPU结合的超高宽带和超低功耗的优势，也无法显著增加Catch存储容量，因此，现有技术有待改进。

发明内容

本发明提供一种基于SEDRAM的堆叠式器件以及堆叠式系统，其能够实现大幅度提高存储容量和存储访问的高带宽、低功耗。

为解决上述技术问题，本发明提供的一个技术方案为：提供一种堆叠芯片，包括：末级缓存组件，所述末级缓存组件包括：控制组件以及存储器组件；所述控制组件包括第三键合引出区域；所述存储器组件包括第四键合引出区域；所述第三键合引出区域与所述第四键合引出区域之间形成三维异质键合结构，以将所述控制组件与所述存储器组件键合连接。

为解决上述技术问题，本发明提供的第二个技术方案为：提供一种堆叠式系统，包括：堆叠式芯片，所述堆叠式芯片包括上述任一项所述的基于SEDRAM的堆叠式器件；至少一组DDR控制器，与所述堆叠式器件连接，一组DDR存储器中至少包含2至8个所述DDR存储器。

本发明的有益效果，区别于现有技术的情况，本发明的基于SEDRAM的堆叠式器件，通过第三键合引出区域与第四键合引出区域之间形成的三维异质键合结构，将控制组件与存储器组件键合连接。实现大幅度提高存储容量和存储访问的高带宽、低功耗的目的。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：

图1为本申请基于SEDRAM的堆叠式器件的第一实施例的结构示意图；

图2为本申请堆叠式器件的第二实施例的结构示意图；

图3a-图3e为图2所示的三维集成芯片的制备方法的流程示意图；

图4为图2所述的基于SEDRAM的堆叠式器件的第一实施例的结构示意图；

图5为图2所述的基于SEDRAM的堆叠式器件的第二实施例的结构示意图；

图6为图2所述的基于SEDRAM的堆叠式器件的第三实施例的结构示意图；

图7以及图8为DDR存储器的存储地址映射至SEDRAM的示意图；

图9为电平转换模块的第一实施例的结构示意图；

图10为电平转换单元的一实施例的结构示意图；