[发明专利]占空比校正方法及其电路在审

专利信息
申请号: 202111068028.5 申请日: 2021-09-13
公开(公告)号: CN114499471A 公开(公告)日: 2022-05-13
发明(设计)人: 瓦苏·布瓦拉;阿斯瓦尼·阿迪塔雅·库玛·塔蒂娜达;凯山·瑞迪·宫阿帕缇 申请(专利权)人: 三星电子株式会社
主分类号: H03K5/156 分类号: H03K5/156;H03K5/14
代理公司: 北京铭硕知识产权代理有限公司 11286 代理人: 方成;张川绪
地址: 韩国京畿*** 国省代码: 暂无信息
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摘要:
搜索关键词: 校正 方法 及其 电路
【权利要求书】:

1.一种用于收发器的输入信号的占空比校正的方法,所述方法包括下面的操作:

检测由收发器接收的输入信号的占空比和输入信号的理想占空比;

确定输入信号的占空比是大于还是小于理想占空比,其中,理想占空比与单位间隔对应;

通过由输入信号驱动的延迟线生成多个延迟的输入信号,每个延迟的输入信号被延迟至少一个单位延迟;

基于确定的输入信号的占空比与理想占空比之间的差,从所述多个延迟的输入信号之中选择至少一个延迟的输入信号;

基于选择的延迟信号和输入信号,生成以下信号中的至少一个:

在输入信号的占空比小于理想占空比时的增大占空比信号,和

在输入信号的占空比大于的理想占空比时的减小占空比信号。

2.根据权利要求1所述的方法,其中,校正后的占空比在占空比的增大或占空比的减小之后被输出,其中,占空比的增大被执行直到输入信号的检测到的占空比达到小于阈值,或者占空比的减小被执行直到输入信号的检测到的占空比达到大于阈值。

3.根据权利要求1所述的方法,其中,当输入信号的占空比小于阈值时,选择的延迟的信号的占空比的增大被执行,并且当选择的输入信号的占空比大于阈值时,选择的延迟的信号的占空比的减小被执行。

4.根据权利要求1所述的方法,其中,增大占空比信号通过或逻辑运算被生成,减小占空比信号通过与逻辑运算被生成,其中,对选择的延迟的信号与从输入信号和反相的输入信号选择的一个执行或逻辑运算以及与逻辑运算,其中,通过第一控制信号从所述多个延迟的输入信号之中对至少一个延迟的输入信号的选择基于占空比的确定。

5.根据权利要求1至权利要求4中的任意一项所述的方法,其中,通过或逻辑运算的占空比的增大或者通过与逻辑运算的占空比的减小被逐步执行,直到信号的占空比达到期望的水平。

6.一种用于收发器的占空比校正电路,包括:

延迟线,包括多个延迟组件,所述多个延迟组件由输入信号驱动并且被配置为生成多个延迟的输入信号,每个延迟的输入信号被延迟至少一个单位延迟;

第一逻辑,由第一控制信号控制,被配置为接收所述多个延迟的信号,并且被配置为选择所述多个延迟的信号中的至少一个延迟的信号作为第一信号;

多个占空比缩放组件,包括增大组件和减小组件中的一个或多个,基于选择的延迟的信号和输入信号,增大组件被配置为在输入信号的占空比小于理想占空比时生成增大占空比信号,减小组件被配置为在输入信号的占空比大于理想占空比时生成减小占空比信号;

路径校正逻辑,被配置为通过提供的第二控制信号,基于对增大占空比和减小占空比中的至少一个的选择来生成校正后的占空比,其中,占空比的增大或减小被执行,直到输入信号的检测到的占空比保持小于或大于阈值水平。

7.根据权利要求6所述的占空比校正电路,其中,所述多个延迟组件包括串联结合的多个反相器和/或串联结合的多个子延迟线,其中,每个延迟组件之后的输出生成延迟的信号。

8.根据权利要求6所述的占空比校正电路,其中,第一逻辑包括(n+1):1复用器,其中,n是正整数。

9.根据权利要求6所述的占空比校正电路,其中,用于生成增大占空比信号的增大组件包括或逻辑门,用于生成减小占空比信号的减小组件包括与逻辑门。

10.根据权利要求6所述的占空比校正电路,其中,所述占空比校正电路电路还包括路径选择逻辑,路径选择逻辑被配置为选择与增大占空比信号对应的路径1和与减小占空比信号对应的路径2中的至少一个,以增大和/或减小信号的占空比。

11.根据权利要求6至权利要求10中的任意一项所述的占空比校正电路,其中,所述占空比校正电路还包括:辅助逻辑,被配置为选择校正后的占空比信号。

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