[发明专利]占空比校正方法及其电路

说明书

发明构思涉及占空比校正方法及其电路。所述占空比校正方法包括下面的操作：通过由输入信号驱动的延迟线生成多个中间的延迟的输入信号，每个中间的延迟的输入信号被延迟至少一个单位延迟；通过第一控制信号从所述多个延迟的输入信号之中进行选择，其中，选择基于输入信号中的单位延迟的数量；通过提供的第二控制信号，基于增大占空比信号和减小占空比信号中的至少一个的选择来生成校正后的占空比。发明构思以较高的概率或保证的单调性针对输入信号的占空比的校正或调整提供了低功耗和低面积。

本申请要求于2020年10月26日在印度知识产权局提交的第202041046538号印度专利申请的优先权，所述印度专利申请的公开通过引用全部包含于此。

技术领域

发明构思涉及半导体电路的领域，更具体地，涉及占空比校正方法及其电路。

背景技术

占空比校正(DCC)的构思通常用于调整信号的占空比，并且通常用在有线通信(诸如，串行链路和并行链路)中。占空比校正(DCC)通常在软件定义的无线电、认知无线电等中找到其应用。对于许多应用(诸如，可对时钟信号的占空比敏感的片上系统)，在应用中使用之前通常需要用于校正信号的占空比的占空比校正电路或调整电路。可期望信号具有一致的占空比，因为对于许多数字电子装置的适当操作，精确控制的占空比是有益的。研究揭示，随着外部时钟信号的频率的增大，经历时钟信号的占空比的变化，这最终导致占空比的误差。

通常，时钟/数据信号的理想占空比通常是50％。然而，由于时钟频率的增大，时钟信号的周期减小。时钟的变化可能导致占空比的变化。尽管较低的时钟/数据频率信号可被忽略，但是较高的频率时钟/数据信号可能导致占空比的更显著的偏移。在这种情况下，如果时钟/数据信号的占空比未被校正，则时序错误可能导致装置的故障和/或最终导致装置故障。

研究还揭示，许多占空比校正电路意在当时钟信号和时钟信号的反相具有类似的占空比误差时校正占空比。然而，由于这样的占空比校正电路可能仅校正占空比中一个占空比而不校正另一个占空比的原因，这些电路通常遭受性能缺陷。

与现有DCC电路相关的另一个缺点可与调节分辨率的限制(例如，不均匀的步长、宽度等)有关。为了克服这样的限制，意在提高调节分辨率的现有方法通常导致增大的功耗、尺寸增大和/或具有有限的范围。由于尺寸和功耗的限制，这样的DCC电路的速度的降低导致步长增大和/或功耗增大，这最终导致不实际的应用。

与现有DCC电路相关的另一个缺点是这样的电路不能保持通过延迟线获得的信号的单调性。这种缺点可由于延迟元件中的装置失配而产生，这继而导致系统级的故障。

发明内容

提供本发明内容来以简化的形式介绍在发明构思的具体实施方式中进一步描述的构思的选择。本发明内容不意在确认要求权利的主题的关键发明构思或必要发明构思，也不意在用于确定要求权利的主题的范围。

本发明构思可消除困扰现有技术的上述缺点。本发明构思还可提供一种可以以较高的概率或保证的单调性提供较宽范围的占空比校正的方法和系统。

本发明构思基于具有较高概率或保证的单调性的低功率低面积占空比校正。

在本公开的一个方面，提供了一种用于输入信号的占空比校正的方法，所述方法包括：通过由输入信号驱动的延迟线生成多个中间的延迟的输入信号，每个中间的延迟的输入信号被延迟至少一个单位延迟。所述方法还包括通过第一控制信号从所述多个延迟的输入信号之中进行选择，其中，选择基于输入信号中的单位延迟的数量。所述方法还包括基于选择的延迟的信号和输入信号至少生成增大占空比信号(路径1)和减小占空比信号(路径2)。所述方法还包括通过提供第二控制信号，基于对增大占空比或减小占空比中的至少一个的选择来生成校正后的占空比。