[发明专利]点对点拉伸性导电丝的垂直固定封装结构及其制备方法

说明书

本发明公开一种点对点拉伸性导电丝的垂直固定封装结构及其制备方法，该封装结构包括：镀铜层；间隔粘贴于镀铜层上的若干芯片，芯片上预设有若干个位置坐标；导电丝，导电丝通过点焊拉伸的方式垂直固定于芯片预设的位置坐标上；包覆镀铜层和芯片的介电层，导电丝与介电层的一面平齐，且介电层沿其厚度方向开设有供镀铜层外露的连接孔；填充于连接孔内的连接柱，连接柱的一端与镀铜层电性连接；电连接结构，位于介电层远离镀铜层的一面并分别与导电丝和连接柱远离镀铜层的一端电性连接。该封装结构的导电丝采用垂直化“拉丝‑截断”的点对点固化方式与芯片连接，不需要判别导电丝是否偏离预定位置，即可实现对导电丝的无误差固化封装。

技术领域

本发明涉及集成电路封装技术领域，具体涉及一种点对点拉伸性导电丝的垂直固定封装结构及其制备方法。

背景技术

大板级扇出型封装技术具有表面积小、厚度小、管脚数密度高、较低的热阻抗、电气性能优异等特点，可以实现系统级封装及3D封装的大数量低成本化制造，可更好满足终端市场对产品效能和体积的需求。在大板级扇出型封装工艺过程中，常采用柱状的I/O导电通道实现对芯片封装体的正面和背面的两层重布线层之间的电性连接，这样的封装方法中的I/O导电柱需要在芯片I/O口设定好的位置区域进行提前预埋，再通过塑封胶(或介电层)进行贴合粘附和位置固定化，在此过程中常常因各种因素(如环境因素或设备精度因素等)导致I/O导电柱的位置出现偏离，从而导致后续生产过程中芯片的导电稳定性变差，最终导致芯片封装环节的良率降低。

针对当下芯片生产过程中I/O导电柱封装环节存在的位置易偏离问题，目前常用的解决方案为先对柱状I/O导电柱的位置进行检测，通过分析其与设定位置的偏离程度，再将发生偏离的柱状I/O导电柱进行位置拉伸，这种解决方案需要较高精度的位置检测设备及位置修正设备，而这类设备不但价格高，而且需要多种设备进行实时协同合作，导致在对柱状I/O导电柱进行位置修正的过程中，耗时较长。而在实际应用中，I/O导电柱的位置偏离规律很难把控(随机性较强)，因此当下的这种解决方案在实际应用过程中，存在着成本高、效率低的问题。

发明内容

针对当下板级扇出型封装过程中I/O导电柱在固定化环节存在的位置易偏离而导致的芯片导电稳定性差、生产良率降低的问题，本发明提出了一种点对点式拉伸性导电丝的垂直固定封装结构及其制备方法，该方法能够在低成本的工艺设备基础上，在不同温度下，通过对导电材料进行垂直化“拉丝-截断”的点对点固化方式，不需要判别导电丝是否偏离预定位置，即可实现对导电丝的无误差固化封装。采用该方法所固化的导电丝具有牢固可靠、环节简化、位置不偏离、操作简单等优点。

为达此目的，本发明采用以下技术方案：

一方面，提供一种点对点拉伸性导电丝的垂直固定封装结构的制备方法，包括以下步骤：

S10、提供铜箔载板和第一感光干膜，将所述第一感光干膜贴附于所述铜箔载板的铜箔上；

S20、通过曝光、显影处理，在所述第一感光干膜上形成使所述铜箔载板外露的第一图形化孔，并在所述第一图形化孔内制作镀铜层；

S30、去除残留的所述第一感光干膜，并提供若干芯片，将所述芯片通过固晶胶间隔粘贴于所述镀铜层上；

S40、提供导电材料，将所述导电材料垂直植入到所述芯片预设的位置坐标处，并将所述导电材料拉丝至预定高度后截断形成导电丝；

S50、在所述芯片和所述镀铜层上覆盖介电材料，形成介电层，所述介电层的厚度不高于所述导电丝，且不低于所述芯片的上表面；

S60、对所述导电丝进行研磨处理，以使所述导电丝与所述介电层平齐；

S70、拆除铜箔载板，并对所述介电层进行开孔处理，形成使所述镀铜层外露的连接孔；

S80、在所述连接孔内制作连接柱，在所述介电层远离所述镀铜层的一面制作分别与所述导电丝和所述连接柱的一端电性连接的电连接结构。