[发明专利]鳍式场效应晶体管的制造方法

说明书

本发明公开了一种鳍式场效应晶体管的制造方法，包括：步骤一、对半导体衬底进行刻蚀形成鳍体；步骤二、沉积FCVD氧化层将鳍体之间的间隔区域完全填充；步骤三、进行第一次退火使FCVD氧化层进行第一次固化；步骤四、对FCVD氧化层进行回刻从而露出鳍体的顶部部分。步骤五、沉积牺牲介质层将鳍体的顶部部分包围；步骤六、进行第二次退火使所述FCVD氧化层完全固化，第二次退火中FCVD氧化层的氧会对鳍体的材料产生消耗从而使鳍体的底部部分的宽度减小，用以提升鳍式场效应晶体管的防穿通能力；步骤七、去除所述牺牲介质层。本发明能提高器件的防穿通能力，提高沟道载流子的迁移率，提高器件的性能。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种鳍式场效应晶体管(FinField Effect Transistor，FinFET)的制造方法。

背景技术

随着半导体制程技术的发展，栅极宽度不断缩小，传统平面CMOS器件已经不能满足器件的需求，譬如对于短沟道效应的控制。对于20nm以下的技术节点，鳍式场效应晶体管结构具有更好的电学性能。如图1所示，是现有第一种鳍式场效应晶体管的平面图；图2是沿图1中虚线AA的剖面图；图3是沿图1中虚线BB的剖面图；现有第一种鳍式场效应晶体管包括：

形成于半导体衬底如硅衬底1上的鳍体2，鳍体2的底部通过绝缘层3隔离，绝缘层3通常采用浅沟槽场氧(STI)。

在鳍体2的顶部表面和侧面覆盖有金属栅(MG)。通常，金属栅和鳍体2的材料之间隔离有采用高介电常数(HK)层2042的栅介质层，整个栅极结构204为HKMG。由图1的平面图可知，鳍体2包括多条且平行排列，金属栅也包括多条且平行排列，各金属栅和长度方向和鳍体2的长度方向垂直。结合图3所示可知，所述栅极结构如下虚线框204所示，所述栅极结构204的栅介质层包括依次叠加的界面层2041、高介电常数层2042、底部阻障层2043。所述栅极结构204的金属栅包括依次叠加的功函数层2044、顶部阻障层2045和金属导电材料层4。图1中的俯视面结构上显示了所述金属导电材料层4。在所述栅极结构204的侧面形成有侧墙203，接触刻蚀停止层(CESL)201覆盖在所述侧墙203的侧面和所述栅极结构204外的所述硅衬底1和所述绝缘层3的表面，第零层层间膜202形成在所述栅极结构204的间隔区域中。

图1中显示了N型鳍式场效应晶体管101和P型鳍式场效应晶体管102。N型鳍式场效应晶体管101的金属栅的两侧形成源区和漏区，且源区和漏区中形成有嵌入式SiP外延层5。P型鳍式场效应晶体管102的金属栅的两侧形成源区和漏区，且源区和漏区中形成有嵌入式SiGe外延层6。嵌入式SiGe外延层6和嵌入式SiP外延层5是对鳍体2进行刻蚀后进行外延形成的。

N型鳍式场效应晶体管101的功函数层1024为N型功函数层。P型鳍式场效应晶体管102的功函数层1024为P型功函数层。

由图2所示可知，所述鳍体2包括底部部分2a和顶部部分2b，所述底部部分2a位于所述绝缘层3中。所述金属栅会覆盖在所述鳍体2的顶部部分2b的顶部表面和侧面。如图3所示，被所述金属栅所覆盖的所述鳍体2的顶部部分2b作为沟道区2c。图2中显示所述鳍体2的顶部部分2b的高度为h1，h1也为所述沟道区2c的高度，图3中也显示了所述沟道区2c的高度为h1。

图3显示了一个所述N型鳍式场效应晶体管101的剖面结构图，可以看出，在栅极结构204的两侧形成有源区5a和漏区5b，在所述源区5a和所述漏区5b中形成有嵌入式SiP外延层5。