[发明专利]超结器件及其制造方法在审
申请号: | 202111098970.6 | 申请日: | 2021-09-18 |
公开(公告)号: | CN113782445A | 公开(公告)日: | 2021-12-10 |
发明(设计)人: | 王加坤 | 申请(专利权)人: | 杭州芯迈半导体技术有限公司 |
主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L29/06;H01L29/78 |
代理公司: | 北京成创同维知识产权代理有限公司 11449 | 代理人: | 蔡纯 |
地址: | 310051 浙江*** | 国省代码: | 浙江;33 |
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摘要: | |||
搜索关键词: | 器件 及其 制造 方法 | ||
1.一种超结器件的制造方法,包括:
在半导体衬底上形成外延层;
在所述外延层中形成多个第一半导体柱;
在所述外延层上形成牺牲叠层;
以所述牺牲叠层作为第一硬掩模,在所述外延层中形成体区,所述体区具有与所述第一硬掩模对齐的第一边缘;
在所述牺牲叠层的侧壁形成侧墙;
以所述牺牲叠层和所述侧墙作为第二硬掩模,在所述体区中形成源区,所述源区具有与所述第二硬掩模对齐的第一边缘;
去除所述牺牲叠层;以及
在所述外延层上形成栅叠层,
其中,所述栅叠层横跨所述体区的第一边缘和所述源区的第一边缘,使得所述超结器件的沟道长度对应于所述牺牲叠层的侧墙厚度。
2.根据权利要求1所述的制造方法,其中,形成多个第一半导体柱的步骤包括:
在所述外延层中形成多个沟槽;以及
在所述多个沟槽中分别外延生长半导体层。
3.根据权利要求1所述的制造方法,其中,形成多个第一半导体柱的步骤包括:在所述外延层中形成多个掺杂区。
4.根据权利要求1所述的制造方法,其中,所述多个第一半导体柱的长度为所述外延层的厚度的60%-90%。
5.根据权利要求4所述的制造方法,其中,所述外延层的厚度为10-100微米,所述多个第一半导体柱的长度为8-90微米。
6.根据权利要求1所述的制造方法,其中,形成体区的步骤包括:在所述外延层上形成第一抗蚀剂掩模,经由所述第一硬掩模和所述第一抗蚀剂掩模之间的开口进行离子注入,使得所述体区具有与所述第一硬掩模对齐的第一边缘以及与所述第一抗蚀剂掩模对齐的第二边缘。
7.根据权利要求1所述的制造方法,其中,形成源区的步骤包括:在所述外延层上形成第二抗蚀剂掩模,经由所述第二硬掩模和所述第二抗蚀剂掩模之间的开口进行离子注入,使得所述源区具有与所述第二硬掩模对齐的第一边缘以及与所述第二抗蚀剂掩模对齐的第二边缘。
8.根据权利要求1所述的制造方法,其中,在形成栅叠层的步骤之后,还包括:
在所述外延层上形成层间绝缘层;
形成贯穿所述层间绝缘层的导电通道;
在所述层间绝缘层上形成源极电极;以及
在所述半导体衬底与所述外延层相对的表面上形成漏极电极,
其中,所述源极电极经由所述导电通道连接至所述源区。
9.根据权利要求8所述的制造方法,在形成漏极电极之前,还包括:对所述半导体衬底与所述外延层相对的表面进行减薄。
10.根据权利要求1所述的制造方法,其中,所述体区与所述多个第一半导体柱中的至少一个半导体柱的上部重叠。
11.根据权利要求1所述的制造方法,其中,所述半导体衬底、所述外延层和所述源区分别为第一掺杂类型,所述多个第一半导体柱和所述体区分别为第二掺杂类型。
12.根据权利要求11所述的制造方法,其中,所述第一掺杂类型为N型和P型之一,所述第二掺杂类型为N型和P型的另一个。
13.一种超结器件,包括:
位于半导体衬底上的外延层;
位于所述外延层中的多个第一半导体柱;
位于所述外延层中的体区,所述多个第一半导体柱中的至少一个第一半导体柱延伸至所述体区下方;
位于所述体区中的源区;
位于所述外延层上方的栅叠层,
其中,所述栅叠层横跨所述体区的第一边缘和所述源区的第一边缘,使得所述超结器件的沟道长度对应于牺牲叠层的侧墙厚度。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造