[发明专利]超结器件及其制造方法

说明书

本申请公开了一种超结器件及其制造方法。该超结器件的制造方法，包括：在半导体衬底上形成外延层；在外延层中形成多个第一半导体柱；在外延层上形成牺牲叠层；以牺牲叠层作为第一硬掩模，在外延层中形成体区，体区具有与第一硬掩模对齐的第一边缘；在牺牲叠层的侧壁形成侧墙；以牺牲叠层和侧墙作为第二硬掩模，在体区中形成源区，源区具有与第二硬掩模对齐的第一边缘；去除牺牲叠层；以及在外延层上形成栅叠层，栅叠层横跨体区的第一边缘和源区的第一边缘，使得超结器件的沟道长度对应于牺牲叠层的侧墙厚度。该制造方法采用牺牲叠层的侧墙控制沟道长度以提高超结器件的一致性和可靠性。

技术领域

本发明涉及半导体技术领域，具体地，涉及一种超结器件及其制造方法。

背景技术

垂直双扩散金属氧化物半导体场效应晶体管(vertical double-diffusedmetal-oxide semiconductor field effect transistor，简称VDMOS)包括位于外延层中的体区，该体区不仅形成场效应晶体管的沟道，而且还作为双极晶体管的基区。因此，VDMOS兼有场效应晶体和双极晶体管二者的特点，例如，输入阻抗高、开关速度快、跨导高线性度，不论是开关应用还是线性应用均是理想的功率器件。

随着VDMOS在集成电路中的应用越来越广泛，期望在不损失耐压的情况下降低比导通电阻。一种常用方法是在外延层中形成超结结构。超结结构具体由交替排列的第二半导体柱和第一半导体柱构成，第一半导体柱和第二半导体柱彼此为相反的掺杂类型。对于N型VDMOS来说第一半导体柱对第二半导体柱及N型外延区会有辅助耗尽的作用，对于P型VDMOS来说第二半导体柱对第一半导体柱及P型外延区会有辅助耗尽的作用，从而在相同耐压状态下外延区可以有更高的掺杂浓度，进而降低了VDMOS的比导通电阻。并且，超结结构内的PN结可以调节电场分布，这使得电场分布更加均匀，从而对VDMOS的耐压性也起到了改善作用。

在现有的超结器件的制造方法中，采用不同的离子注入步骤形成体区和源区，在体区上形成横跨体区和源区的相邻边缘的栅叠层结构。因此，超结器件的沟道长度对应于体区和源区的相邻边缘之间的距离。然而，由于不同工艺批次之间的对准偏差，超结器件的沟道长度也会不一致，因而可能导致功率器件的开关性能波动和可靠性变差。

发明内容

鉴于上述问题，本发明的目的在于提供一种超结器件及其制造方法，其中，采用牺牲叠层的侧墙控制沟道长度以提高超结器件的一致性和可靠性。

根据本发明的第一方面，提供一种超结器件的制造方法，包括：在半导体衬底上形成外延层；在所述外延层中形成多个第一半导体柱；在所述外延层上形成牺牲叠层；以所述牺牲叠层作为第一硬掩模，在所述外延层中形成体区，所述体区具有与所述第一硬掩模对齐的第一边缘；在所述牺牲叠层的侧壁形成侧墙；以所述牺牲叠层和所述侧墙作为第二硬掩模，在所述体区中形成源区，所述源区具有与所述第二硬掩模对齐的第一边缘；去除所述牺牲叠层；以及在所述外延层上形成栅叠层，其中，所述栅叠层横跨所述体区的第一边缘和所述源区的第一边缘，使得所述超结器件的沟道长度对应于所述牺牲叠层的侧墙厚度。

优选地，形成多个第一半导体柱的步骤包括：在所述外延层中形成多个沟槽；以及在所述多个沟槽中分别外延生长半导体层。

优选地，形成多个第一半导体柱的步骤包括：在所述外延层中形成多个掺杂区。

优选地，所述多个第一半导体柱的长度为所述外延层的厚度的60％-90％。

优选地，所述外延层的厚度为10-100微米，所述多个第一半导体柱的长度为8-90微米。

优选地，形成体区的步骤包括：在所述外延层上形成第一抗蚀剂掩模，经由所述第一硬掩模和所述第一抗蚀剂掩模之间的开口进行离子注入，使得所述体区具有与所述第一硬掩模对齐的第一边缘以及与所述第一抗蚀剂掩模对齐的第二边缘。