[发明专利]一种用于集成电路模拟加速和仿真的验证方法及系统

说明书

本发明涉及一种用于集成电路模拟加速和仿真的验证方法及系统，其中方法包括以下步骤：接收原电路设计，为原电路设计中原始存储逻辑生成一对应的老值存储逻辑，对应的原始存储逻辑完成计算后，将计算值赋予对应的老值存储逻辑，并将原始存储逻辑的后一逻辑计算步骤中的原始存储逻辑替换为老值存储逻辑。通过以上替换逻辑的方法，遍历原电路设计，生成变换后的电路设计；将所述变换后的电路设计分割为多个运算任务，并将所述各运算任务分配至多个处理器中执行，且各所述处理器之间设置有用于进行数据交互的连接通道；其中，所述运算任务中包含所述变换后的电路设计中的一个或多个设计单元，各所述运算任务中的运算进行了负载平衡。

技术领域

本发明涉及一种用于集成电路模拟加速和仿真的验证方法及系统，属于电子设计技术领域。

背景技术

基于测试矢量的验证方法(如逻辑模拟和仿真)依旧是集成电路设计中最流行的验证方法，用来验证和调试集成电路的功能、性能或进行功耗分析。这些大型现代集成电路设计包括微处理器、GPU、AI芯片、网络路由器等。

随着集成电路设计越来越复杂，验证是最耗时的一个步骤，人们正在寻找新的验证方法和引擎来加速这个过程。其中两种技术可以提高验证工具的效率，一种是模拟加速，另一种是仿真。

模拟器和仿真器通常被用于集成电路设计开发的不同阶段，使用者群体也往往不同。模拟器是硬件工程师在日常验证任务中的必备工具。大型的几百人上千人的设计团队，在设计的初期和中期，可以同时使用数千个模拟器。而仿真器往往时用于设计相对后期的时候，被相对比较少的工程师团队使用和维护，用于系统级别的验证、软件硬件共同验证。

为了利用当前的多核CPU加快模拟器的运算速度，EDA供应商进行了许多尝试。出自Cadence公司的Xcelium和来自Synopsys公司的VCS目前都提供了多线程功能，但是实际的效果上看，他们提供的多线程模拟器和单线程的模拟器相比，加速效果并不高。

仿真器(Emulator)已经在市场上存在二十多年，并在超大规模集成电路设计中广泛采用。仿真器从硬件实现的核心运算部件上分主要有两种。一种是基于FPGA的，如来自Synopsy公司的Zebu系统。另一种是基于定制处理器的，例如来自Cadence的Palladium系统。两者都有其利弊。基于FPGA的仿真器通常成本低，运行速度更快。但是，受到FPGA架构的限制，当用户的设计越来越大时，基于FPGA的仿真器的运行速度会迅速下降。同时受限于FPGA本身编译速度的影响，基于FPGA的系统的编译时间往往也很长。传统的基于专用处理器的仿真器通常可以快速编译，运行速度也比较高，但价格成本比较高，运行时系统的耗电大，维护程度高。

为了解决当前面临的问题，公开号为“CN104111871B”的发明专利公开了一种用于执行电路仿真中动态负载平衡的方法，其方案具体如下：“识别要被执行的复数个电路仿真任务；确定对应于所述复数个仿真任务性能的执行持续时间估计；根据每个仿真任务的所述执行持续时间估计为复数个处理器分配所述复数个仿真任务；在所述复数个处理器并行执行所述复数个仿真任务；将所述复数个仿真任务分割为相应的复数个子任务；将所述相应的复数个子任务存储于一个任务队列；将所述任务队列中的相应的复数个子任务分配给复数个处理器以使处理与相应的复数个子任务的仿真时间相一致”以上现有技术通过将仿真任务按执行时间分割为复数个子任务，并分配各个子任务至复数个处理器并行执行仿真任务，以提高仿真任务的执行速度；但是，该现有技术存在的问题是，在一个超大型的集成电路设计中，各种逻辑交织在一起，形成一张非常大的电路拓扑图，使得仿真任务的分割难以有效展开。

发明内容

为了解决上述现有技术中存在的问题，本发明提出了一种用于集成电路模拟加速和仿真的验证方法及系统，对电路设计进行拓扑变换，降低电路设计拓扑结构的层次和深度，更容易进行多任务的分割和编译，提高运行速度。

本发明的技术方案如下：

一方面，本发明提供一种用于集成电路模拟加速和仿真的验证方法，包括以下步骤：