[发明专利]托普利茨哈希算法的处理电路、芯片和终端

权利要求书

1.一种托普利茨哈希算法的处理电路，其特征在于，用于对报文数据进行托普利茨哈希处理，所述处理电路包括运算模块和数据锁存器，其中：

所述运算模块，用于根据密钥序列分别对待处理的报文数据的多个比特bit的数据进行多次第一逻辑运算，其中，第n次第一逻辑运算后，向所述数据锁存器输出所述第n次第一逻辑运算的第n运算结果，n为大于1的整数，所述运算模块包括：

数据提取单元，用于在进行第n+1次第一逻辑运算时，选取所述报文数据中的第n+1个bit的数据；

密钥生成单元，被配置有所述密钥序列，所述密钥生成单元用于在第n+1次执行所述第一逻辑运算时，选取所述密钥序列中多个bit的数据作为第n+1次生成的哈希密钥；

结果更新单元，分别与所述密钥生成单元和所述数据提取单元连接，用于在第n+1次执行所述第一逻辑运算时，基于所述第n+1个bit的数据、第n+1次生成的哈希密钥和所述第n运算结果获得第n+1运算结果；

所述数据锁存器，用于对所述第n运算结果进行锁存，并在对所述报文数据进行第n+1次第一逻辑运算时输出所述第n运算结果，所述第n运算结果用于所述第n+1次第一逻辑运算。

2.根据权利要求1所述的处理电路，其特征在于，所述密钥生成单元包括：

第一选择子单元，用于每进行Q次所述第一逻辑运算时，选择所述密钥序列中P bit的数据作为初始密钥，并选择所述密钥序列中Q bit的数据作为补充密钥；

拼接子单元，与所述第一选择子单元连接，用于对所述初始密钥的低(P-i)bit和所述补充密钥的高i+1bit进行拼接，以形成长度为P+1bit的第n拼接数据；

低位选择单元，与所述拼接子单元连接，用于选择所述第n拼接数据的低Pbit的数据作为第n次生成的所述哈希密钥，其中，所述P和Q均为正整数，且Q＜P＜n，i为n除以Q的余数。

3.根据权利要求1所述的处理电路，其特征在于，所述数据提取单元包括：

第二选择子单元，用于每进行Q次所述第一逻辑运算时，选择所述报文数据中的Q bit作为待处理数据，其中，所述Q为大于1的整数；

目标位确定子单元，与所述第二选择子单元连接，用于确定所述待处理数据中的第i个bit的数据作为第n次生成的所述目标位数据，其中，所述Q均为正整数，且Q＜n，i为n除以Q的余数。

4.根据权利要求3所述的处理电路，其特征在于，所述目标位确定子单元包括：

移位器，用于对所述待处理数据进行移位处理，其中，当根据所述待处理数据进行第i次第一逻辑运算时，对所述待处理数据右移i-1位；

与门，用于接收移位处理后的所述待处理数据和Q bit的目标位确定序列，并进行与计算，其中，所述目标位确定序列中一个bit的数据为1，剩余bit的数据均为0。

5.根据权利要求1所述的处理电路，其特征在于，所述结果更新单元具体用于：

分别接收第n+1次生成的目标位数据、第n+1次生成的所述哈希密钥和第n运算结果，第n+1次生成的所述目标位数据为所述数据提取单元从所述报文数据中选取的第n+1个bit的数据；

当所述目标位数据为1时，对第n运算结果与第n+1次生成的所述哈希密钥进行异或运算，以获取所述第n+1运算结果；

当所述目标位数据为0时，将第n运算结果作为所述第n+1运算结果。

6.根据权利要求5所述的处理电路，其特征在于，所述结果更新单元包括：

第一多路选择器，分别与所述密钥生成单元和所述数据提取单元连接，用于接收第n+1次生成的所述目标位数据和第n+1次生成的所述哈希密钥，当所述目标位数据为0时，输出0；并当所述目标位数据为1时，输出第n+1次生成的所述哈希密钥；

异或门，与所述第一多路选择器连接，用于接收第n运算结果和所述第一多路选择器的输出数据，并对第n运算结果和所述第一多路选择器的输出数据进行求和，以作为第n+1运算结果。