[发明专利]托普利茨哈希算法的处理电路、芯片和终端

说明书

本申请实施例涉及一种托普利茨哈希算法的处理电路、芯片和终端，所述托普利茨哈希算法的处理电路，用于对报文数据进行托普利茨哈希处理，所述处理电路包括运算模块和数据锁存器，其中：所述运算模块，用于根据密钥序列分别对待处理的报文数据的多个比特bit的数据进行多次第一逻辑运算，其中，第n次第一逻辑运算后，向所述数据锁存器输出所述第n次第一逻辑运算的第n运算结果，n为大于1的整数；所述数据锁存器，与所述运算模块连接，用于对所述第n运算结果进行锁存，并在对所述报文数据进行第n+1次第一逻辑运算时输出所述第n运算结果，所述第n运算结果用于所述第n+1次第一逻辑运算。

技术领域

本申请实施例涉及芯片技术领域，特别是涉及一种托普利茨哈希算法的处理电路、芯片和终端。

背景技术

散列(Hash)算法把固定或任意长度的输入变换成固定长度的输出，该输出就是散列值。这种变换是一种压缩映射，即，不同的输入可能会散列成相同的输出，相应地，也不可能从散列值来唯一确定输入值。Hash算法具有存储空间的利用率高、数据的查询效率高以及数据传递的安全性高的特点，因此，Hash算法被广泛地应用在各种终端的通信中。例如，托普利茨(Toeplize)哈希算法可以应用于接收端缩放(receive side scaling，RSS)的使用场景，RSS能够对多核系统网络收发数据包的处理能力实现高效能地分配。但是，随着通信技术的不断发展，现有的托普利茨哈希算法的处理速度已经无法满足目前的通信需求。

发明内容

本申请实施例提供了一种托普利茨哈希算法的处理电路、芯片和终端，可以提高托普利茨哈希算法的处理速度。

一种托普利茨哈希算法的处理电路，用于对报文数据进行托普利茨哈希处理，所述处理电路包括运算模块和数据锁存器，其中：

所述运算模块，用于根据密钥序列分别对待处理的报文数据的多个比特bit的数据进行多次第一逻辑运算，其中，第n次第一逻辑运算后，向所述数据锁存器输出所述第n次第一逻辑运算的第n运算结果，n为大于1的整数；

所述数据锁存器，与所述运算模块连接，用于对所述第n运算结果进行锁存，并在对所述报文数据进行第n+1次第一逻辑运算时输出所述第n运算结果，所述第n运算结果用于所述第n+1次第一逻辑运算。

一种芯片，包括如上述的托普利茨哈希算法的处理电路。

一种终端，包括如上述的芯片。

上述托普利茨哈希算法的处理电路，通过硬件结构实现托普利茨哈希算法的处理过程，运算模块基于内部实际连接的电路结构数据，无需受控于外部的指令信号或控制信号，因此能够大大提升数据处理的速度。而且，锁存器能够基于确定的时钟信号对第n运算结果进行锁存，以减小处理逻辑链路上的总延迟。相应地，由于总延迟减小，就可以提升处理电路的综合频率，从而有效提升托普利茨哈希算法的处理电路的处理速度。即，本实施例提供了一种处理速度较快的托普利茨哈希算法的处理电路。

附图说明

为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获取其他的附图。

图1为一实施例的托普利茨哈希算法的处理电路的结构示意图之一；

图2为一实施例的托普利茨哈希算法的处理电路的结构示意图之二；

图3为一实施例的密钥生成单元的结构示意图；

图4为一实施例的数据提取的结构示意图；

图5为一实施例的托普利茨哈希算法的处理电路的结构示意图之三。

元件标号说明：