[发明专利]3D NAND闪存及其操作方法

说明书

一种用于三维(3D)NAND闪存的编程方法包括：对所述3D NAND闪存进行编程；利用至少一个验证电压执行第一验证过程；确定所述第一验证过程的第一验证电压是否高于默认电压；以及当所述第一验证电压高于所述默认电压时，对所述选择字线施加第一验证电压，同时，对未选中上选择字线进行接地。

技术领域

本发明涉及用于三维(3D)NAND闪存的编程方法和3D NAND闪存，并且更具体地，涉及能够减少3D NAND闪存的写入时间和功耗的3D NAND闪存的编程方法和3D NAND闪存。

背景技术

为了在写入操作中控制阈值电压并实施NAND闪存存储器的多个数据的存储，采取了增量步进脉冲编程(ISPP)技术。ISPP技术被配置为以阈值电压的编程验证操作在两次编程操作之间进行交错。通过编程验证操作的NAND闪存存储器的存储单元被执行抑制编程；未通过编程验证操作的NAND闪存存储器的存储单元先于ISPP技术发生。ISPP技术包括预充电阶段和编程阶段，其中，预充电阶段增强了沟道的耦合电势并减少了编程干扰。编程验证操作通常包括预脉冲阶段、读取阶段和预关断阶段，其中，预脉冲阶段和预关断阶段用于减少电子的注入。

对于具有垂直沟道的三维(3D)NAND闪存存储器，为了防止在编程验证操作中来自未选择串的电压的泄漏干扰，通常会关断未选择串的上选择栅，而未选择串的下选择栅被导通并共享。然而，对于未选择串，当与该未选择串的字线WLn相对应的存储单元处于编程过程中时，该字线WLn是选择字线并且由验证电压来验证。当验证电压小于存储单元的阈值电压时，选择存储单元的未选择串被切断，字线WLn和字线WLn+1之间的沟道电势差出现，并且由于字线WLn+1的电子注入而产生干扰。对于上述问题的常规解决方案是在验证阶段之前添加预脉冲阶段，但是由此增加了写入时间。因此，现有技术需要改进。

发明内容

本发明提供了用于3D NAND闪存的编程方法和3D NAND闪存，以减少3D NAND闪存的写入时间和功耗。

本发明的实施例公开了一种用于三维(3D)NAND闪存的编程方法，包括：对3D NAND闪存的未选择位线的选择字线进行编程；利用至少一个验证电压对选择字线执行第一验证过程；确定用于所述选择字线的第一验证过程的第一验证电压是否高于默认电压；以及当第一验证电压高于默认电压时，去除ISPP的预脉冲阶段；其中，第一验证电压为紧随在第一验证过程之后的验证电压。

本发明的另一个实施例公开了一种三维(3D)NAND闪存，其具有多条位线，其中，所述多条位线包括多个字线(WL)层，所述3D NAND闪存包括：选择位线；至少一个未选择位线；以及控制器，其被配置为对3D NAND的未选择位线的选择字线进行编程，利用至少一个验证电压对选择字线执行第一验证过程，确定用于所述选择字线的第一验证过程的第一验证电压是否高于默认电压，并且当第一验证电压高于默认电压时，去除ISPP的预脉冲阶段；其中，第一验证电压为紧随在第一验证过程之后的验证电压。

在阅读了以下在各个附图中示出的优选实施例的具体实施方式之后，本发明的这些和其他目的对于本领域的普通技术人员无疑将变得显而易见。

附图说明

图1是根据本发明的实施例的用于3D NAND闪存的编程过程的示意图。

图2是根据本发明的实施例的施加编程过程的3D NAND闪存的未选择位线的示意图。

图3是根据本发明的实施例的3D NAND闪存的未选择位线的沟道电势的分布的示意图。

图4是根据本发明的实施例的施加编程过程的3D NAND闪存的选择位串的波形图。

具体实施方式

预脉冲阶段包括在三维(3D)NAND闪存的增量步进脉冲编程(ISPP)中。ISPP的预脉冲阶段将未选择的上选择栅导通，以减小沟道电势差，这增加了3D NAND闪存的写入时间。