[发明专利]一种低压差线性稳压器LDO上电电路

权利要求书

1.一种低压差线性稳压器LDO上电电路，适用于一种耐高压的低压差线性稳压器LDO，其特征在于包括：电流镜偏置电路、误差放大器、功率级及其反馈电路；

所述电流镜偏置电路、误差放大器、功率级及其反馈电路均与低压差线性稳压器LDO上电电路连接，低压差线性稳压器LDO上电电路用于保护电流镜偏置电路、误差放大器、功率级及其反馈电路；

所述电流镜偏置电路与所述误差放大器连接，所述误差放大器与所述功率级及其反馈电路连接，所述电流镜偏置电路用于对误差放大器提供偏置电压，功率级及其反馈电路用于对误差放大器提供稳压保护；

所述电流镜偏置电路包括偏置NMOS管MNb1、偏置NMOS管MNb2、偏置NMOS管MNb3、偏置NMOS管MNb4、偏置PMOS管MPb1、偏置PMOS管MPb2，偏置NMOS管MNb3的栅端与偏置NMOS管MNb3的漏端相连，偏置NMOS管MNb3的栅端与偏置NMOS管MNb4的栅端相连，偏置NMOS管MNb3的漏端与片上系统中带隙基准源的电流输出端相连，偏置NMOS管MNb3源端与偏置NMOS管MNb1漏端连接，偏置NMOS管MNb1漏端与偏置NMOS管MNb1的栅端连接，偏置NMOS管MNb1的源端接地,偏置NMOS管MNb1的栅端与偏置NMOS管MNb2的栅端连接；

偏置PMOS管MPb1的源端与低压差线性稳压器LDO上电电路连接，偏置PMOS管MPb1的漏端与偏置PMOS管MPb1的栅端连接，偏置PMOS管MPb1的漏端与偏置PMOS管MPb2的源端连接，偏置PMOS管MPb2的漏端与栅端连接，偏置PMOS管MPb2的漏端与偏置NMOS管MNb4的漏端连接，偏置NMOS管MNb4的源端与偏置NMOS管MNb2的漏端连接，偏置NMOS管MNb2的源端接地，偏置PMOS管MNb4的栅端还与误差放大器连接；

误差放大器包括运放PMOS管MP1、运放PMOS管MP2，偏置PMOS管MPb1的栅端与运放PMOS管MP1的栅端连接，运放PMOS管MPb2的栅端与运放PMOS管MP2的栅端连接；

误差放大器还包括运放NMOS管MN1、运放NMOS管MN2，偏置NMOS管MNb2的栅端与运放NMOS管MN1的栅端连接，运放NMOS管MN1栅端与运放NMOS管MN2栅端连接；

所述误差放大器还包括运放PMOS管MP3、运放PMOS管MP4、运放PMOS管MP5、运放PMOS管MP6、运放NMOS管MN3、运放NMOS管MN4，运放PMOS管MP5的源端与低压差线性稳压器LDO上电电路连接，运放PMOS管MP5的漏端与运放PMOS管MP5的栅端连接，运放PMOS管MP5的栅端与运放PMOS管MP6的栅端连接，运放PMOS管MP5的漏端还与运放NMOS管MN3的漏端连接，运放NMOS管MN3的源端与运放NMOS管MN1的漏端连接，运放NMOS管MN1的源端接地；

运放PMOS管MP6的源端连接低压差线性稳压器LDO上电电路，运放PMOS管MP6的漏端与功率级及其反馈电路连接，运放PMOS管MP6的漏端还与运放NMOS管MN4的漏端连接，运放NMOS管MN4的源端与运放NMOS管MN2的漏端连接，运放NMOS管MN2的源端接地，运放NMOS管MN4的栅端还与运放NMOS管MN3的栅端连接，偏置PMOS管MNb4的栅端连接在运放NMOS管MN4的栅端与运放NMOS管MN3的栅端之间；

运放PMOS管MP3的源端与运放PMOS管MP4的源端相连，运放PMOS管MP3的漏端连接在运放NMOS管MN4源端与运放NMOS管MN2漏端之间，运放PMOS管MP1的源端与低压差线性稳压器LDO上电电路连接，运放PMOS管MP1的漏端与运放PMOS管MP2的源端连接，运放PMOS管MP2的漏端连接在运放PMOS管MP3的源端与运放PMOS管MP4的源端之间，运放PMOS管MP4的漏端连接在运放NMOS管MN3的源端与运放NMOS管MN1的漏端之间, 运放PMOS管MP4的栅端与功率级其反馈电路连接；

所述误差放大器还包括Cascode频率补偿电容C1，Cascode频率补偿电容C1的一端连接在运放NMOS管MN4的源端，Cascode频率补偿电容C1的另一端与功率及其反馈电路连接；

所述功率及其反馈电路包括功率管MPOWER、反馈电阻R1、反馈电阻R2，功率管MPOWER的源端与低压差线性稳压器LDO上电电路连接，功率管MPOWER的漏端与Cascode频率补偿电容C1连接，功率管MPOWER的栅端与运放PMOS管MP6的漏端连接，反馈电阻R2的一端与低压差线性稳压器LDO电压输出端VOUT连接，反馈电阻R2的另一端与反馈电阻R1的一端连接，反馈电阻R1的另一端接地，运放PMOS管MP4的栅端连接在反馈电阻R1与反馈电阻R2之间；

低压差线性稳压器LDO上电电路包括高压PMOS管M1、分压电阻R3、分压电阻R4、电容C2；二极管D1、二极管D2、二极管D3，电容C2与分压电阻R3并联，分压电阻R3一端与电源VDD连接，分压电阻R4的一端与分压电阻R3的另一端连接，分压电阻R4的另一端接地，高压PMOS管M1的源端连接电源VDD，高压PMOS管M1的栅端连接在分压电阻R3与分压电阻R4之间，高压PMOS管M1的漏端输出VLDO，二极管D1、二极管D2、二极管D3依次串联，二极管D1、二极管D2、二极管D3依次串联后与高压PMOS管M1并联，VLDO端分别与偏置NMOS管MNb1、运放PMOS管MP1、运放PMOS管MP5、运放PMOS管MP6的源端连接。