[发明专利]一种可配置并行处理转置预处理模块

权利要求书

1.一种可配置并行处理转置预处理模块，包括嵌入式软件、输入端、输出端、1转N逻辑单元、行列转置逻辑单元、N转1逻辑单元，其特征在于：所述输入端与1转N逻辑单元连接，所述1转N逻辑单元与行列转置逻辑单元连接，所述行列转置逻辑单元与N转1逻辑单元连接，所述N转1逻辑单元与输出端连接，所述输入端与输出端均采用AXI Stream标准接口，位宽256bit，所述嵌入式软件FPGA内核microblaze通过APB总线配置寄存器的值，通过bypass选择1转N逻辑单元、N转1逻辑单元操作。

2.根据权利要求1所述的一种可配置并行处理转置预处理模块，其特征在于：所述输入端的数据流是从DDR中读取数据，再通过AXI Stream总线进入到1转N逻辑单元、行列转置逻辑单元及N转1逻辑单元对数据格式进行转化，再通过AXI Stream总线写入DDR中，在此过程中完成数据从距离向到方位向的转化并提高DDR的读写效率，具体操作为以下步骤：

一、软件配置通过APB总线设计bypass选择进行1转2逻辑单元或者进行1转4逻辑单元；

二、DDR中的数据进入1转2逻辑单元，通过两级FIFO缓存将两行的交织数据分离，并按照32bit一个像素点的大小依次输出给下一个逻辑单元；

三、DDR中的数据进入1转4逻辑单元，通过四级FIFO缓存将两行的交织数据分离，并按照32bit一个像素点的大小依次输出给下一个逻辑单元；

四、经过bypass通道，软件可根据实际需求配置是否通过行列转置逻辑单元，行列转置就是将数据格式行列互换；

五、通过软件判断是否通过4转1通道，4转1逻辑单元是1转4的逆向操作，将4行数据合并1行输出；

六、通过软件判断是否通过2转1通道，2转1逻辑单元是1转2的逆向操作，即再将2行数据合并1行输出；

七、通过AXI Stream总线的形式，数据通过整个模块后输出DDR中；

八、软件可通过APB总线修改寄存器的值来选择进行配置对应功能。

3.根据权利要求2所述的一种可配置并行处理转置预处理模块，其特征在于：所述步骤二中1转2逻辑单元，输入和输出均为256bit AXI Stream总线接口，交织的两行/列数据分离分别存到两级Line0_fifo、Line1_fifo中，两级fifo输入位宽为128bit，输出位宽为256bit通过计数器cnt来控制两级fifo的读取，valid和ready握手信号都有效，则计数器加1，利用bypass通道，设置计数器的数值范围来决定输出Line0_fifo还是Line1_fifo的值，该单元输出外层通过bypass通道决定是否进入行列转置逻辑单元。

4.根据权利要求2所述的一种可配置并行处理转置预处理模块，其特征在于：所述步骤三中1转4逻辑单元，输入和输出均为256bit AXI Stream总线接口，交织的两行数据分离分别到Line0_fifo、Line1_fifo、Line2_fifo、Line3_fifo四个fifo中，利用bypass通道，由计数器cnt的取值范围确定哪一个fifo输出，计数器cnt的有效信号来自DDR控制模块的ready信号和FPGA的AXI Master的valid信号，同时ready信号和valid信号也会被拉高，该单元输出外层通过bypass通道决定是否进入行列转置逻辑单元。

5.根据权利要求2所述的一种可配置并行处理转置预处理模块，其特征在于：所述步骤五中4转1逻辑单元则为步骤三的反向过程，输入和输出均为256bit AXI Stream总线接口，交织的两行数据分离分别到Line0_fifo、Line1_fifo、Line2_fifo、Line3_fifo四个fifo中，利用bypass通道，由计数器cnt的取值范围确定哪一个fifo输出，计数器cnt的有效信号来自DDR控制模块的ready信号和FPGA的AXI Master的valid信号，同时ready信号和valid信号也会被拉高。

6.根据权利要求2所述的一种可配置并行处理转置预处理模块，其特征在于：所述步骤六中2转1逻辑单元则为步骤二的反向过程，输入和输出均为256bit AXI Stream总线接口，交织的两行/列数据分离分别存到两级Line0_fifo、Line1_fifo中，两级fifo输入位宽为128bit，输出位宽为256bit，通过计数器cnt来控制两级fifo的读取，valid和ready握手信号都有效，则计数器加1，利用bypass通道，设置计数器的数值范围来决定输出Line0_fifo还是Line1_fifo的值，该单元输出外层通过bypass通道决定是否进入2转1逻辑单元。