[发明专利]一种可配置并行处理转置预处理模块

说明书

本发明涉及一种可配置并行处理转置预处理模块，包括输入端、输出端、1转N逻辑单元、行列转置逻辑单元和N转1逻辑单元，所述输入端与1转N逻辑单元连接，所述1转N逻辑单元与行列转置逻辑单元连接，所述行列转置逻辑单元与N转1逻辑单元连接，所述N转1逻辑单元与输出端连接，所述输入端与输出端均采用AXI Stream标准接口，位宽256bit，嵌入式软件通过APB总线配置寄存器的值，通过bypass选择1转N逻辑单元或N转1逻辑单元操作。本发明的优点：对数据格式能够实现1转N、N转1，便于FFT等算法一次实现多行操作，具有灵活性、普遍性；数据提取逻辑单元与转置逻辑单元结合，并设有bypass选择设计，可进行不同功能选择，提升了系统时效性。

技术领域

本发明属于图像数据处理技术领域，具体涉及一种可配置并行处理转置预处理模块。

背景技术

随着图像数据处理领域不断进步，采用的信号处理算法越来越先进，对数据的处理方式变得复杂，为了高效完成各种算法的处理，只采用FPGA的方案，虽然其运算速度快，但由于自身存储单元MEM内存容量很有限，对于大型项目中处理大数据量的数据流时，内存不足无法满足数据量的需求。

DDR SDRAM内存大且具有高速读写功能，但是图像处理的算法有时需要对数据的提取方式进行改变，会用到跨行、多行、多列等操作，使DDR的读写数据效率变低、资源利用率低，因此对数据量大的复杂算法高效处理问题需要改进解决。现有采用FPGA+DDR的方案，FPGA并行处理速度快，外挂DDR存储大、双边沿触发读写速率高，在图像数据处理系统中有距离向和方位向的转化，其中距离向为行方向、方位向为列方向，因此需要用到转置的功能以便FFT等算法对数据的有效处理运算，在DDR中数据是按Bank块存储，一个Bank块又分为行操作和列操作，对于距离向的读取转到方位向的写入，现有的技术是设计转置模块逐行从DDR中搬取数据经过转置模块后逐行写入另一个DDR中，便实现了距离向与方位向的转化，由于数据量庞大，每次行操作都需要进行跳地址操作，这样会降低系统的处理效率。

发明内容

本发明的目的是为解决上述问题，提供一种可配置并行处理转置预处理模块，可将转置后的并行数据以连续地址存储的方式缓存到DDR中，以此解决DDR跨行读取数据慢的问题，最终明显提高整体图像算法处理过程中的时效。

为实现上述目的，本发明提供以下技术方案：一种可配置并行处理转置预处理模块，包括嵌入式软件、输入端、输出端、1转N逻辑单元、行列转置逻辑单元和N转1逻辑单元，所述输入端与1转N逻辑单元连接，所述1转N逻辑单元与行列转置逻辑单元连接，所述行列转置逻辑单元与N转1逻辑单元连接，所述N转1逻辑单元与输出端连接，所述输入端与输出端均采用AXI Stream标准接口，位宽256bit，所述嵌入式软件FPGA内核microblaze通过APB总线配置寄存器的值，通过bypass选择1转N逻辑单元、N转1逻辑单元操作。

所述输入端的数据流是从DDR中读取数据，再通过AXI Stream总线进入到1转N逻辑单元、行列转置逻辑单元及N转1逻辑单元对数据格式进行转化，再通过AXI Stream总线写入DDR中，在此过程中完成数据从距离向到方位向的转化并提高DDR的读写效率，具体操作为以下步骤：

一、软件配置通过APB总线设计bypass选择进行1转2逻辑单元或者进行1转4逻辑单元；

二、DDR中的数据进入1转2逻辑单元，通过两级FIFO缓存将两行的交织数据分离，并按照32bit一个像素点的大小依次输出给下一个逻辑单元；

三、DDR中的数据进入1转4逻辑单元，通过四级FIFO缓存将两行的交织数据分离，并按照32bit一个像素点的大小依次输出给下一个逻辑单元；

四、经过bypass通道，软件可根据实际需求配置是否通过行列转置逻辑单元，行列转置就是将数据格式行列互换；

五、通过软件判断是否通过4转1通道，4转1逻辑单元是1转4的逆向操作，将4行数据合并1行输出；