[发明专利]智能存储装置

说明书

提供了一种智能存储装置。所述智能存储装置包括连接到主机装置的智能接口。加速器电路通过CXL.cache协议和CXL.mem协议的数据总线连接到智能接口。加速器电路被配置为响应于主机装置的计算命令而执行加速计算。存储控制器通过符合CXL.io协议的数据总线连接到智能接口。存储控制器被配置为响应于主机装置的数据访问命令而控制针对存储装置的数据访问操作。加速器电路能够通过直接连接到存储控制器的内部总线而直接访问存储装置。

技术领域

本公开涉及一种存储装置，更具体地，涉及一种使用计算快速链路(ComputeExpress Link，CXL)接口的存储装置。

背景技术

现代存储装置能够存储较大量的数据，并且被装备为以较快的速度进行操作。

然而，主机装置(诸如，中央处理器(CPU)和图形处理器(GPU))最常通过根据外围组件互连快速(PCIe)协议进行操作的数据总线连接到半导体装置(诸如，存储器装置)。数据总线(诸如，PCIe)具有相对低的带宽和长延迟，并且与一致性和存储器共享有关的问题通常可能发生在以这种方式布置的半导体装置中。

发明内容

一种智能存储装置包括：智能接口，连接到主机装置；加速器电路，通过符合计算快速链路(CXL).cache协议和CXL.mem协议的数据总线连接到智能接口，并且被配置为响应于主机装置的计算命令而执行加速计算；以及存储控制器，通过符合CXL.io协议的数据总线连接到智能接口，并且被配置为响应于主机装置的数据访问命令而控制针对存储装置的数据访问操作。加速器电路能够通过直接连接到存储控制器的内部总线直接访问存储装置。

一种智能存储装置包括：智能接口，连接到主机装置；存储器控制器电路，通过符合CXL.cache协议和CXL.mem协议的数据总线连接到智能接口，并且被配置为控制针对存储器装置的第一访问操作。存储控制器，通过符合CXL.io协议的数据总线连接到智能接口，并且被配置为控制针对存储装置的第二访问操作。智能接口包括内部连接，内部连接直接连接符合CXL.mem协议和CXL.io协议的数据总线，以直接访问存储器控制器和存储控制器。

一种智能存储装置包括连接到主机装置的智能接口。加速器电路通过符合CXL.cache协议和CXL.mem协议的数据总线连接到智能接口，并且被配置为响应于主机装置的计算命令而执行加速计算。存储控制器通过符合CXL.io协议的数据总线连接到智能接口，并且被配置为响应于主机装置的数据访问命令来控制针对存储装置的数据访问操作。加速器存储器控制器电路通过符合CXL.cache协议和CXL.mem协议的数据总线连接到智能接口，并且被配置为控制针对加速器存储器装置的第二访问操作。存储控制器能够直接访问加速器电路和加速器存储器控制器电路。

一种操作智能存储装置的方法包括：从主机装置接收命令；通过计算快速链路(CXL)接口向加速器电路发送命令；由加速器电路基于通过对命令进行解码提取的计算信息通过内部总线向存储控制器请求数据访问；由存储控制器根据请求从存储装置访问数据；以及由加速器电路接收从存储装置接收的数据访问结果，以基于命令执行加速计算。

附图说明

通过参照附图详细描述本公开的各种实施例，本公开的以上和其它方面和特征将变得更加清楚，其中：

图1是示出根据本公开的示例实施例的智能存储装置的框图；

图2是示出图1的智能存储装置的框图；

图3是示出图2的加速器电路的框图；

图4是示出图2的存储控制器的框图；

图5和图6是示出操作图2的智能存储装置的方法的流程图；

图7是示出图1的智能存储装置的框图；

图8是示出图1的智能接口的框图；以及