[发明专利]一种用于RRAM的新型电流域读取逐次逼近模数转换器结构

说明书

本发明公开了一种用于RRAM的新型电流域读取逐次逼近模数转换器结构，包括第一信号输入端CLK、第二信号输入端I_cell、第三信号输入端I_ref、带输入对管的电流型比较器、同步时序的逐次逼近逻辑电路、开关逻辑电路、交叠逻辑模块、i‑bit寄存器及第一延时模块，该结构能够实现高精度的数据读取，且成本较低。

技术领域

本发明属于忆阻器技术领域，涉及一种用于RRAM的新型电流域读取逐次逼近模数转换器结构。

背景技术

在传统的计算架构当中，存储一直是有限且稀缺的资源，随着运算单元的增加，每个单元能够使用的存储器的带宽和大小将逐渐减小，而随着人工智能时代的到来，这种矛盾显得愈加突出。在很多AI推理运算中，90％以上的运算资源都消耗在数据搬运的过程中。芯片内部到外部的带宽，以及片上缓存空间限制了运算的效率。因此，在业界和学术界，越来越多的人认为存算一体化是未来的趋势，可以很好地解决“存储墙”问题。忆阻器(RRAM)可直接在存储单元内进行全精度矩阵卷积运算(乘加运算)，能实现存算一体和消除“存储墙”，规避了数据在算术逻辑单元(ALU)和存储器之间来回传输的瓶颈，从而使功耗大幅降低、提高了运算效率。然而，由于忆阻器(RRAM)的数据读取需要消耗大量的功耗，给忆阻器(RRAM)进行数据处理带来更多的困难。

近年来针对忆阻器(RRAM)的数据读取主要的传统实现方式是通过跨阻放大器(TIA)完成电流-电压转换，然后通过电压型模数转换器(VADC)将模拟电压值转换成数字量。然而，这种实现方式需要大输入摆幅的跨阻放大器(TIA)进行电流-电压转换和高精度的模数转换器(ADC)进行读出。大输入摆幅的跨阻放大器(TIA)的引入消耗了大量功耗、占用了大量的芯片面积和降低线性度，成本较高。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供了一种用于RRAM的新型电流域读取逐次逼近模数转换器结构，该结构能够实现高精度的数据读取，且成本较低。

为达到上述目的，本发明所述的用于RRAM的新型电流域读取逐次逼近模数转换器结构，包括第一信号输入端CLK、第二信号输入端I_cell、第三信号输入端I_ref、带输入对管的电流型比较器、同步时序的逐次逼近逻辑电路、开关逻辑电路、交叠逻辑模块、i-bit寄存器及第一延时模块；

第一信号输入端CLK与第一延时模块的一端相连接，第一延时模块的另一端、第二信号输入端I_cell及第三信号输入端I_ref与带输入对管的电流型比较器的输入端相连接，第一信号输入端CLK与主反相器的输入端相连接，主反相器的输出端及带输入对管的电流型比较器的输出端与同步时序的逐次逼近逻辑电路的一端相连接，同步时序的逐次逼近逻辑电路的另一端分别与开关逻辑电路的一端及i-bit寄存器的一端相连接，开关逻辑电路的另一端与交叠逻辑模块的一端相连接，交叠逻辑模块的另一端与带输入对管的电流型比较器的输入端相连接。

带输入对管的电流型比较器包括传输门开关、第一预充电晶体管、第一锁存对管、第二预充电晶体管、第一漏极开关、第二漏极开关、第三漏极开关、第四漏极开关、第一MOS电容、第二MOS电容、第一缓冲器及第二缓冲器；

第一信号输入端与传输门开关、第一预充电晶体管的栅极及第二预充电晶体管的栅极相连接，第二信号输入端与第一漏极开关的一端相连接，第三信号输入端与第四漏极开关的一端相连，第一漏极开关的栅极及第二漏极开关与第一MOS电容的一端相连接，第三漏极开关的栅极及第四漏极开关的栅极与第二MOS电容的一端相连接，第二漏极开关的一端及传输门开关的一端与第一缓冲器相连，传输门开关的另一端与第一预充电晶体管的漏极、第一锁存对管的漏极及第二锁存对管的栅极相连接，第三漏极开关的另一端与传输门开关的一端及第二缓冲器相连，传输门开关的另一端与第二预充电晶体管的漏极、第二锁存对管的漏极及第一锁存对管的栅极相连接，第一漏极开关的另一端、第二漏极开关的另一端、第三漏极开关的另一端及第四漏极开关的另一端、第二MOS电容的另一端及第一MOS电容的另一端相连接。