[发明专利]基于FPGA高速SERDES接口的高精度脉宽采集器及测量方法

权利要求书

1.基于FPGA高速SERDES接口的高精度脉宽采集器，其特征在于：其包括CPU单元、高速SERDES设置单元以及依次连接的SERDES信号采集单元、单次采集细计数单元、粗计数单元和时间测量计算单元；

高速SERDES设置单元连接SERDES信号采集单元，高速SERDES设置单元进行SERDES的参数配置；SERDES信号采集单元接入输入脉宽信号以对信号进行采集并将模拟的脉冲信号转为并行的FPGA能处理的并行数字信号；单次采集细计数单元还连接至时间测量计算单元，单次采集细计数单元累计单次采集内的信号电平的计数值并输出；粗计数单元则累计单次采集细计数单元的计数值直到脉宽周期结束；CPU单元连接并输出计算参数给时间测量计算单元，时间测量计算单元用于将粗计数单元的累计计数值结合SERDES并行处理时钟实现最终的时间计算，时间测量计算单元的输出值即为时间信息。

2.根据权利要求1所述的基于FPGA高速SERDES接口的高精度脉宽采集器，其特征在于：高速SERDES设置单元初始化配置一次即可。

3.基于FPGA高速SERDES接口的高精度脉宽测量方法，采用权利要求1或2所述的基于FPGA高速SERDES接口的脉宽采集器，其特征在于：方法包括以下步骤：

步骤1，选用具有SERDES接口的FPGA芯片，设置SERDES初始参数并初始化；

步骤2，获取高速脉宽信号，并通过高速SERDES将单路的高速脉宽信号转换为多路并行的低频信号；

步骤3，单次采集细计数单元获取降频后的并行的低频信号，统计分析每次采集中的信号信息并计数得到单次采集内的信号电平的计数值；

步骤4，粗计数单元获取单次采集内的信号电平的计数值并累加完成跨周期信号的统计，

步骤5，时间测量计算单元接收来自单次采集细计数单元和粗计数单元的累加值，利用CPU单元下发的计算参数计算得到最终的时间测量值。

4.根据权利要求3所述的基于FPGA高速SERDES接口的脉宽测量方法，其特征在于：步骤2中低频信号的频率乘以低频信号的路数不大于输入脉宽信号的最高频率。

5.根据权利要求3或4所述的基于FPGA高速SERDES接口的脉宽测量方法，其特征在于：步骤2中输入脉宽信号的最高速度为10Gbps；高速信号转换为40路并行250MHz的信号。

6.根据权利要求1所述的基于FPGA高速SERDES接口的脉宽测量方法，其特征在于：步骤3中单次采集细计数单元分析的信号信息包括’0’、’1’出现的情况。

7.根据权利要求1所述的基于FPGA高速SERDES接口的脉宽测量方法，其特征在于：步骤3中一次采样时钟内的转换信号在单次采集细计数单元内完成统计；当为跨越多个采样时钟的信号时，需要输出到下一级做进一步处理。

8.根据权利要求1所述的基于FPGA高速SERDES接口的脉宽测量方法，其特征在于：步骤5中信号的采样率存在正负一个点的误差，当SERDES接口的速度设为10Gbps时，输入经过高速SERDES接口变为40路250MHz的信号，测量精度为abs(-1/10G)+abs（1/10G)=200ps。

9.根据权利要求1或8所述的基于FPGA高速SERDES接口的脉宽测量方法，其特征在于：步骤5中当SERDES接口的速度设为50G时，则测量精度为：abs(-1/50G)+abs（1/50G)=40ps。