[发明专利]基于FPGA高速SERDES接口的高精度脉宽采集器及测量方法

说明书

本发明公开基于FPGA高速SERDES接口的脉宽采集器及测量方法，系统采用高速SERDES设置单元连接SERDES信号采集单元并配置SERDES的参数；SERDES信号采集单元接入输入脉宽信号以将模拟的脉冲信号转为并行的FPGA能处理的并行数字信号；单次采集细计数单元累计单次采集内的信号电平的计数值；粗计数单元则累计单次采集细计数单元的计数值直到脉宽周期结束；CPU单元连接并输出计算参数给时间测量计算单元，时间测量计算单元用于将粗计数单元的累计计数值结合SERDES并行处理时钟实现最终的时间计算。本发明不仅测量实现简单、精度较高，且由于SREDES接口是芯片内专用电路其稳定性与可靠性较其他FPGA时间测量方案更加有保障。

技术领域

本发明涉及FPGA应用技术领域，尤其涉及基于FPGA高速SERDES接口的脉宽采集器及测量方法。

背景技术

随着数字电路的超高速发展，对时间测量的要求也越来越高。高精度的时间测量技术不仅在数字通信、航天航空、计量以及导航定位中有着相当广泛的应用，而且在芯片以及半导体行业也同样得到重要的应用。

高精度数字时间转换器(tdc)基本任务是测量两个时间上具有先后达到顺序的电脉冲信号之间的时间间隔。高精度时间测量技术的方法很多,从实现原理上看，目前主流的方法包括：vernier延迟线方案和抽头延迟线方案。针对FPGA多采用锁相环、级联链以及进位链进行实现。无论采用以上哪种实现方案，非线性误差都是影响测量精度的一个重要因素。造成非线性误差的根本原因在于延迟线中延迟单元的延迟量分布不均匀，其具体数值取决于制作过程中的环境因素以及工作时候的电压，温度等外界因素(被统称为pvt)，而这些因素都是不可控的，是不可避免的。尤其当环境比较恶劣的时候将造成较大误差。此外，输入脉宽极窄的情况（小于ns级别），FPGA普通接口由于接口速度不够，信号无法被完整接收到FPGA内部，造成信号失真，从而无法完成脉宽的测量。

发明内容

本发明的目的在于利用FPGA的高速SERDES接口实现高精度测量，提供基于FPGA高速SERDES接口的脉宽采集器及测量方法。

本发明采用的技术方案是：

基于FPGA高速SERDES接口的脉宽测量方法，其包括以下步骤：

步骤1，选用具有SERDES接口的FPGA芯片，设置SERDES初始参数并初始化；

步骤2，获取高速脉宽信号，并通过高速SERDES将单路的高速脉宽信号转换为多路并行的低频信号；

步骤3，单次采集细计数单元获取降频后的并行的低频信号，统计分析每次采集中的信号信息并计数得到单次采集内的信号电平的计数值；

步骤4，粗计数单元获取单次采集内的信号电平的计数值并累加完成跨周期信号的统计，

步骤5，时间测量计算单元接收来自单次采集细计数单元和粗计数单元的累加值，利用CPU单元下发的计算参数计算得到最终的时间测量值。

进一步地，步骤2中低频信号的频率乘以低频信号的路数不大于输入脉宽信号的最高频率。

进一步地，步骤2中输入脉宽信号的最高速度为10Gbps。

进一步地，步骤2中高速信号转换为40路并行250MHz的信号。

进一步地，步骤3中单次采集细计数单元分析的信号信息包括’0’、’1’出现的情况。

进一步地，步骤3中一次采样时钟内的转换信号在单次采集细计数单元内完成统计。如果是跨越多个采样时钟的信号，需要输出到下一级做进一步处理。

进一步地，步骤5中信号的采样率存在正负一个点的误差，当SERDES接口的速度设为10Gbps时，输入经过高速SERDES接口变为40路250MHz的信号，测量精度为abs(-1/10G)+abs（1/10G)=200ps。