[发明专利]一种有效抑制开关漏电的低功耗触发器

说明书

本发明公开一种有效抑制开关漏电的低功耗触发器，属于数字电路领域，包括两个一致的逻辑单元逻辑A110和逻辑B120。逻辑A110中两对对偶连接MOS管交替导通产生高低电平，通过控制两列串联NMOS管的导通与关断产生第一个90°相移；所述逻辑A110的状态输出驱动下一个逻辑B120，完成前半周期触发状态；逻辑B120中两对对偶连接MOS管交替导通产生高低电平，通过控制两列串联NMOS管的导通与关断产生第二个90°相移，输出触发逻辑状态，并反馈至所述逻辑A110，完成后半周期的触发状态；至此两次90°相移叠加，完成180°整周期的下降沿触发，完成信号二分频。这种触发器内部逻辑对称，电平转换速度快，可以有效抑制开关漏电。

技术领域

本发明涉及数字电路技术领域，特别涉及一种有效抑制开关漏电的低功耗触发器。

背景技术

逻辑门作为数字电路的核心单元，其包括反相器、与非门、或非门等固定结构，以及异或、同或和触发器等功能逻辑门。其中，触发器用途广、结构变化丰富、实现功能多样。触发器包括但不限于D触发器、RS触发器、JK触发器、T触发器等。

通常来说，在实际数字系统中往往包含大量存储单元，而且经常要求它们在同一时刻同步动作；为达到这个目的，每个存储单元电路上引入一个时钟脉冲CLK作为控制信号，只有当CLK到来时，电路才被触发，并根据输入信号改变输出状态。这种在时钟信号触发时才能动作的存储单元电路称为触发器，以区别没有时钟信号控制的锁存器。但传统的触发器往往需要逻辑门共同组成，从而造成了芯片面积增大、且漏电大的问题。

发明内容

本发明的目的在于提供一种有效抑制开关漏电的低功耗触发器，以解决传统触发器需要逻辑门组成而增大芯片面积、且漏电大的问题。

为解决上述技术问题，本发明提供了一种有效抑制开关漏电的低功耗触发器，包括：

逻辑A110，两对对偶连接MOS管交替导通产生高低电平，通过控制两列串联NMOS管的导通与关断产生第一个90°相移；所述逻辑A110的状态输出驱动下一个逻辑B120，完成前半周期触发状态；

逻辑B120，两对对偶连接MOS管交替导通产生高低电平，通过控制两列串联NMOS管的导通与关断产生第二个90°相移，输出触发逻辑状态，并反馈至所述逻辑A110，完成后半周期的触发状态；至此两次90°相移叠加，完成180°整周期的下降沿触发，完成信号二分频。

可选的，所述逻辑A110包括PMOS管PM1和PM2、NMOS管NM1、NM2、NM4、NM5、NM6和NM7；

PMOS管PM1的源极和PMOS管PM2的源极均连接电源电压，PMOS管PM1的栅极连接PMOS管PM2的漏极，PMOS管PM1的漏极连接PMOS管PM2的源极；

NMOS管NM2、NM4、NM5和NM7的源极均接地电位；NMOS管NM1的漏极连接NMOS管NM4的漏极、PMOS管PM1的漏极和NMOS管NM5的栅极；NMOS管NM1的源极连接NMOS管NM2的漏极；NMOS管NM4的栅极连接NMOS管NM5的漏极，NMOS管NM5的栅极连接NMOS管NM4的漏极；NMOS管NM6的漏极连接NMOS管NM5的漏极、PMOS管PM2的漏极和NMOS管NM4的栅极；NMOS管NM6的源极连接NMOS管NM7的漏极；NMOS管NM2的栅极和NMOS管NM7的栅极同时连接外部输入信号CPN。

可选的，所述逻辑B120包括PMOS管PM3和PM4、NMOS管NM8、NM9、NM11、NM12、NM13和NM14；

PMOS管PM3的源极和PMOS管PM4的源极均连接电源电压，PMOS管PM3的栅极连接PMOS管PM4的漏极，PMOS管PM3的漏极连接PMOS管PM4的源极；