[发明专利]测试结构、方法与电子设备

说明书

本申请提供了一种测试结构、方法与电子设备。该结构包括：测试矩阵、M个第一测试电极、N个第二测试电极，其中，每个测试单元行包括M个测试单元，一个测试单元由一个待测试器件和一个开关器件串联形成；M个第一测试电极沿测试矩阵的行方向设置；N个第二测试电极沿测试矩阵的列方向设置，位于第P行第Q列上的测试单元的第一端与第P个第一测试电极电连接，测试单元的第二端与第Q个第二测试电极电连接，其中，M≥1，N≥1，1≤P≤M，1≤Q≤N，本方案，节省了测试焊垫的数量，进一步地节省了晶圆面积，减少了测试消耗的时间，降低了测试成本且提升了测试效率。

技术领域

本申请涉及半导体领域，具体而言，涉及一种测试结构、方法与电子设备。

背景技术

现有技术中，在对半导体器件进行WAT(晶圆可接受度测试)时，对于每一个待测试器件，至少需要两个测试焊垫，才能测得器件的电阻或者电流。

实际生产中，往往需要测试大量的半导体器件，要完成测试，需要耗费大量的测试焊垫，耗费大量的晶圆面积，耗费大量时间，成本高且效率低。

发明内容

本申请的主要目的在于提供一种测试结构、方法与电子设备，以解决现有技术中对半导体器件进行WAT时，成本高且效率低的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种测试结构，包括：测试矩阵，包括N个测试单元行，每个所述测试单元行包括M个测试单元，一个所述测试单元由一个待测试器件和一个开关器件串联形成；M个第一测试电极，M个所述第一测试电极沿所述测试矩阵的行方向设置；N个第二测试电极，N个所述第二测试电极沿所述测试矩阵的列方向设置，位于第P行第Q列上的所述测试单元的第一端与第P个所述第一测试电极电连接，所述测试单元的第二端与第Q个所述第二测试电极电连接，其中，M≥1，N≥1，1≤P≤M，1≤Q≤N。

可选地，所述开关器件为三极管或者MOS管。

可选地，在所述开关器件为MOS管的情况下，各所述MOS管的栅极与所述第一测试电极电连接，各所述MOS管的漏极与所述待测试器件的第一端电连接，各所述MOS管的源极接地，各所述待测试器件的第二端与所述第二测试电极电连接。

可选地，所述待测试器件包括至少以下之一：NMOS、PMOS、NPN BJT、PNP BJT。

可选地，所述测试结构还用于测试NMOS或者PMOS的开启电压和击穿电压。

根据本申请的另一个方面，提供了一种采用上述任一种所述的测试结构进行WAT测试的方法，包括：分别在各所述第一测试电极和各所述第二测试电极上施加电压；通过控制所施加的电压的大小，以控制与欲测试的所述待测试器件串联的所述开关器件导通，控制其余的所述开关器件关闭。

可选地，通过控制所施加的电压的大小，以控制与欲测试的所述待测试器件串联的所述开关器件导通，控制其余的所述开关器件关闭，包括：在欲测试位于第P行第Q列上的所述测试单元中的待测试器件的情况下，控制位于第P行第Q列上的所述测试单元中的所述开关器件导通，控制其余的所述开关器件关闭。

可选地，在所述开关器件为NMOS管的情况下，在欲测试位于第P行第Q列上的所述测试单元中的待测试器件的情况下，控制位于第P行第Q列上的所述测试单元中的所述开关器件导通，控制其余的所述开关器件关闭，包括：在第P个所述第一测试电极上施加第一电压，所述第一电压大于所述NMOS管的导通电压，在其余的所述第一测试电极上施加第二电压，所述第二电压小于所述NMOS管的导通电压，在第Q个所述第二测试电极上施加第三电压，所述第三电压等于0V，在其余的所述第二测试电极上施加所述第一电压，以控制位于第P行第Q列上的所述测试单元中的所述NMOS管导通，控制其余的所述NMOS管截止。

可选地，所述第二电压等于0V。

根据本申请的又一个方面，提供了一种电子设备，包括任一项所述的测试结构。