[发明专利]一种降低米勒电容的MOSFET制造方法在审

申请号：	202111157343.5	申请日：	2021-09-30
公开（公告）号：	CN113782448A	公开（公告）日：	2021-12-10
发明（设计）人：	潘光燃;胡瞳腾	申请（专利权）人：	深圳市芯电元科技有限公司
主分类号：	H01L21/336	分类号：	H01L21/336;H01L29/78
代理公司：	深圳市中融创智专利代理事务所(普通合伙) 44589	代理人：	邹蓝;叶垚平
地址：	518049 广东省深圳市福田区梅林***	国省代码：	广东;44
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摘要：
搜索关键词：	一种降低米勒电容 mosfet 制造方法
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【说明书】：

本发明公开了一种降低米勒电容的MOSFET制造方法，采用本方法制造的MOSFET，第二多晶硅(多晶硅栅)下方与外延层(漏端)之间的介质层包括第一氧化层、氮化硅和第二氧化层，而传统方法中多晶硅栅下方与漏端之间的介质层为单一的栅氧化层，显而易见，本方法制造的MOSFET的介质层厚度大于现有技术中的栅氧化层，介质层厚度越大对应的电容值越小，因此本发明的MOSFET的多晶硅栅底部与漏端之间的寄生电容比传统方法较小，降低了作为开关电路时的开关损耗，可适用于高频领域，具有更广的适用范围。

技术领域

本发明涉及半导体技术领域，尤其涉及一种降低米勒电容的MOSFET制造方法。

背景技术

MOSFET芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，集成电路是通过工艺方法将成千上万个晶体管整合在同一个芯片中，MOSFET则是由成千上万个相同结构的元胞并列组成的单个晶体管。

MOSFET的关键动态参数包括寄生电容、开关时间、栅极寄生电阻等，其中寄生电容包括栅源寄生电容Cgs、栅漏寄生电容Cgd，漏源寄生电容Cds，从应用角度来看，将MOSFET的寄生电容归纳为输入电容Ciss＝Cgs+Cgd，输出电容Coss＝Cds+Cdg和反向传输电容Crss＝Cdg，其中反向传输电容Crss也叫做米勒电容。米勒电容在MOSFET的开关损耗中起主导作用，尽可能的减小米勒电容，是芯片工程师的职责所在。

现有技术中的沟槽MOSFET，栅极与漏极之间的介质层是覆盖于沟槽底部和沟槽侧壁的栅氧化层，此处栅氧化层比较薄而且面积比较大，因此MOSFET的栅漏寄生电容Cgd即米勒电容Crss比较大，正因为如此，当应用于开关电路中，其开关损耗比较大，而且无法应用于高频领域。

发明内容

本发明提供了降低米勒电容的MOSFET制造方法，旨在解决现有的沟槽MOSFET中栅极与漏极之间的介质层较薄且面积较大，导致开关损耗大的问题。

根据本申请实施例，提供了一种降低米勒电容的MOSFET制造方法，包括以下步骤：

步骤S1：在衬底的表面生长外延层，并在外延层中形成沟槽，并在沟槽表面形成第一氧化层；

步骤S2：在第一氧化层表面生成氮化硅，并在氮化硅上淀积第一多晶硅，将沟槽内的第一多晶硅进行腐蚀，保留沟槽底部的部分第一多晶硅；

步骤S3：氧化第一多晶硅，生成第二氧化层；

步骤S4：腐蚀氮化硅，使得氮化硅与第二氧化层的高度平齐；

步骤S5：腐蚀第一氧化层，使得第一氧化层与氮化硅的高度平齐；

步骤S6：在沟槽侧壁生长第三氧化层，第三氧化层延伸至第一氧化层一端；

步骤S7：在沟槽内淀积第二多晶硅，并腐蚀第二多晶硅，使得第二多晶硅的高度低于沟槽的高度。

优选地，所述沟槽的深度为1.0-3.0微米。