[发明专利]一种智能变电站合并单元SV发送控制方法及装置

权利要求书

1.一种智能变电站合并单元SV发送控制方法，其特征在于，包括如下步骤：

获取FPGA的最新发送时标；

依据CPU的预发时标，计算所述FPGA和所述CPU的时标差值；

判断所述时标差值是否连续第一预设次数大于第一预设时长；

如是，则判定所述FPGA发送SV异常，对所述FPGA进行复位操作；

如否，则控制所述FPGA发送所述SV组包。

2.根据权利要求1所述的智能变电站合并单元SV发送控制方法，其特征在于，所述获取FPGA的最新发送时标之前，还包括：

判断所述FPGA是否正在进行复位操作；

如是则退出所述SV发送；

如否则计算所述FPGA和所述CPU的所述时标差值。

3.根据权利要求1所述的智能变电站合并单元SV发送控制方法，其特征在于，所述对所述FPGA进行复位操作之前，还包括：

判断所述复位操作的次数是否大于第二预设次数；

如是则发送所述SV发送失败报告；

如否则对所述FPGA进行所述复位操作。

4.根据权利要求1所述的智能变电站合并单元SV发送控制方法，其特征在于，所述对所述FPGA进行复位操作之后，还包括：

对所述时标差值超过所述第一预设时长的次数进行清零，并对所述复位操作的次数进行清零。

5.一种智能变电站合并单元SV发送控制装置，其特征在于，包括：

获取模块，其用于获取FPGA的最新发送时标；

计算模块，依据CPU的预发时标，计算所述FPGA和所述CPU的时标差值；

第一判断模块，其用于判断所述时标差值是否连续第一预设次数大于第一预设时长；

控制模块，其用于在所述时标差值连续第一预设次数大于第一预设时长时，判定所述FPGA发送SV异常，对所述FPGA进行复位操作；

所述控制模块还用于在所述时标差值未连续第一预设次数大于第一预设时长时，控制所述FPGA发送所述SV组包。

6.根据权利要求5所述的智能变电站合并单元SV发送控制装置，其特征在于，还包括：

第二判断模块，其用于判断所述FPGA是否正在进行复位操作；

所述控制模块在所述FPGA正在进行复位操作时，控制所述FPGA退出所述SV发送；

所述获取模块在所述FPGA未进行复位操作时，获取所述FPGA的最新发送时标。

7.根据权利要求5所述的智能变电站合并单元SV发送控制装置，其特征在于，还包括：

第三判断模块，其用于判断所述复位操作的次数是否大于第二预设次数；

所述控制模块在所述复位操作的次数大于所述第二预设次数时，发送所述SV发送失败报告；

所述控制模块在所述复位操作的次数小于或等于所述第二预设次数时，对所述FPGA进行所述复位操作。

8.根据权利要求5所述的智能变电站合并单元SV发送控制装置，其特征在于，

所述控制模块在对所述FPGA进行复位操作之后，还对所述时标差值超过所述第一预设时长的次数进行清零，并对所述复位操作的次数进行清零。

9.一种电子设备，其特征在于，包括：至少一个处理器；以及与所述至少一个处理器连接的存储器；其中，所述存储器存储有可被所述一个处理器执行的指令，所述指令被所述一个处理器执行，以使所述至少一个处理器执行上述智能变电站合并单元SV发送控制方法。

10.一种计算机可读存储介质，其特征在于，其上存储有计算机指令，该指令被处理器执行时实现上述智能变电站合并单元SV发送控制方法。