[发明专利]一种基于SRAM的存内计算电路、装置及电子设备

说明书

本申请实施例提供的一种基于SRAM的存内计算电路、装置及电子设备，所述电路包括包含有锁存器的SRAM存储单元、第一传输单元、第二传输单元及逻辑运算单元；第一传输单元的第一控制端与SRAM存储单元内锁存器的第一输出端连接，第一传输单元的第二控制端与第一位线连接，第一传输单元的第一端与逻辑运算单元的第一输入端及第三位线连接；第一传输单元的第二端接地或接电源；第二传输单元的第一控制端与SRAM存储单元内锁存器的第二输出端连接，第二传输单元的第二控制端与第二位线连接，第二传输单元的第一端与逻辑运算单元的第二输入端及第四位线连接；第二传输单元的第二端接地或接电源。用以降低实现难度。

技术领域

本申请涉及电子电路领域，具体地涉及一种基于SRAM的存内计算电路、装置及电子设备。

背景技术

在传统的冯诺依曼计算机体系结构中，数据处理单元和存储器是分开的，两者之间的数据交换通过数据总线进行。随着近年来人工智能、大数据等应用的兴起，大量数据在数据处理单元和存储器之间的交换带来了巨大的能耗并成为了性能提升的主要瓶颈，这种现象被称之为内存墙，而存内计算成为目前解决内存墙问题的关键技术之一。

存内计算，是将存储器和数据处理单元结合起来以减少甚至消除计算机中存储器和数据处理单元之间的高频数据传输，如今有很多种存储器被广泛的研究用于发展大规模、高性能、低功耗的存内计算设计。现有的存内计算电路一般需要多条字线同时开启以实现加法和/或乘法运算，实现复杂。

发明内容

有鉴于此，本申请提供一种基于SRAM的存内计算电路、装置及电子设备，以利于解决现有技术中存内计算实现复杂的问题。

第一方面，本申请实施例提供了一种一种基于SRAM的存内计算电路，包括：包含有锁存器的SRAM存储单元、第一传输单元、第二传输单元及逻辑运算单元；

所述第一传输单元的第一控制端与所述SRAM存储单元内锁存器的第一输出端连接，所述第一传输单元的第二控制端与第一位线连接，所述第一传输单元的第一端与所述逻辑运算单元的第一输入端及第三位线连接；所述第一传输单元的第二端接地或接电源；

所述第二传输单元的第一控制端与所述SRAM存储单元内锁存器的第二输出端连接，所述第二传输单元的第二控制端与第二位线连接，所述第二传输单元的第一端与所述逻辑运算单元的第二输入端及第四位线连接；所述第二传输单元的第二端接地或接电源；

所述第一传输单元，用于从SRAM存储单元的锁存器内获取所述第一操作数，从所述第一位线中获取第二操作数，并根据所述第一操作数及第二操作数控制所述逻辑运算单元的第一输入端接收的第一信号；

所述第二传输单元，用于从SRAM存储单元的锁存器内获取所述第三操作数，从所述第二位线中获取第四操作数，并根据所述第三操作数及第四操作数控制所述逻辑运算单元的第二输入端接收的第二信号；

所述逻辑运算单元，用于根据所述第一输入端接收的第一信号及第二输入端接收的第二信号进行逻辑运算，得到所述第一操作数及第二操作数的积，和/或所述第一操作数及第二操作数的和。

优选地，还包括：SRAM选择单元及第一预充单元；

所述SRAM存储单元的输入输出端与SRAM选择单元的第一端连接，所述SRAM选择单元的第二端与所述第一位线连接；

所述SRAM选择单元，用于根据控制端接收的第一控制信号选择SRAM存储单元；

所述第一预充单元的第一端与电源连接，所述第一预充单元的第二端与所述SRAM选择单元的第一端连接，用于根据控制端接收的第二控制信号向所述SRAM选择单元的第一端充电。

优选地，还包括：逻辑选择单元及第二预充单元；

所述逻辑运算单元的第一输入端与第三位线连接包括：