[发明专利]半导体结构及其制备方法

说明书

本公开涉及半导体技术领域，公开了一种半导体结构及其制备方法；该半导体结构包括基底层、器件层以及应力传播层；器件层位于基底层上方，器件层包括第一介质层和器件结构，第一介质层填充器件层且隔离器件结构；应力传播层位于器件层上方，应力传播层包括第二介质层和间隔设置的多个应力传播图案，第二介质层填充应力传播层且隔离应力传播图案。多个应力传播图案能够阻止切割区域延伸至芯片区，从而降低切割难度，提高芯片的合格率。

技术领域

本公开涉及半导体技术领域，具体而言，涉及一种半导体结构及半导体结构的制备方法。

背景技术

在半导体制程中，需要将晶圆切割成一个个芯片，然后将这些芯片做成不同的半导体封装结构。现有技术中，晶圆切割不仅是半导体封装工艺的关键制程，同时也是整个半导体封装流程中的产能瓶颈工艺。

随着半导体工艺的发展，芯片的集成度越来越高，而对应的芯片尺寸越来越小，切缝宽度也变得越来越小，切割道也变得越来越窄；因此与宽的切割道相比，分离芯片也变得更加困难。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于克服上述现有技术的较难切割的不足，提供一种较容易切割的半导体结构及半导体结构的制备方法。

根据本公开的一个方面，提供了一种半导体结构，包括：

基底层；

器件层，位于所述基底层上方，所述器件层包括第一介质层和器件结构，所述第一介质层填充所述器件层且隔离所述器件结构；

应力传播层，位于所述器件层上方，所述应力传播层包括第二介质层和间隔设置的多个应力传播图案，所述第二介质层填充所述应力传播层且隔离所述应力传播图案。

在本公开的一种示例性实施例中，所述半导体结构具有多个芯片区，相邻两个所述芯片区之间设置有切割道，所述器件层和所述应力传播层至少设置在所述切割道内。

在本公开的一种示例性实施例中，多个所述应力传播图案呈阵列排布于所述切割道内。

在本公开的一种示例性实施例中，在一个所述切割道内所述应力传播图案沿切割方向至少排列有两列。

在本公开的一种示例性实施例中，所述第一介质层的硬度小于所述第二介质层的硬度。

在本公开的一种示例性实施例中，在平行于所述基底层方向，所述应力传播图案的截面形状为矩形、圆形、椭圆形中的一种或多种。

在本公开的一种示例性实施例中，所述应力传播图案的材料为金属铝。

在本公开的一种示例性实施例中，所述第一介质层的材料为低k介电材料。

在本公开的一种示例性实施例中，所述器件结构包括测试结构。

根据本公开的另一个方面，提供了一种半导体结构的制备方法，包括：

提供基底层；

在所述基底层上方形成器件层，所述器件层包括第一介质层和器件结构，所述第一介质层填充所述器件层且隔离所述器件结构；

在所述器件层上方形成应力传播层，所述应力传播层包括第二介质层和间隔设置的多个应力传播图案，所述第二介质层填充所述应力传播层且隔离所述应力传播图案。

在本公开的一种示例性实施例中，所述第一介质层的硬度小于所述第二介质层的硬度。

在本公开的一种示例性实施例中，所述半导体结构具有多个芯片区，相邻两个所述芯片区之间设置有切割道，所述器件层和所述应力传播层至少形成于所述切割道内。