[发明专利]基于三维异质集成的串行接口存储芯片

说明书

本申请提供一种基于三维异质集成的串行接口存储芯片。该基于三维异质集成的串行接口存储芯片包括串行接口逻辑组件和存储组件。其中，串行接口逻辑组件包括第一键合区域；存储组件包括第二键合区域；所述串行接口逻辑组件与所述存储组件通过所述第一键合区域和所述第二键合区域三维异质集成键合连接。该基于三维异质集成的串行接口存储芯片信号传输可靠、带宽高、延迟低、功耗小；且制造工艺简单，良率较高，成本较低，散热较快。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种基于三维异质集成的串行接口存储芯片。

背景技术

随着人工智能、语音识别、数据中心以及自动驾驶等应用的高速发展，大量的数据需要处理，对于高带宽存储的需求也越来越大。其中，高带宽存储器(High BandwidthMemory，HBM)是一种基于3D堆栈工艺的高性能动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)，适用于高存储器带宽需求的应用场合。

HBM是一款新型的CPU/GPU内存芯片。参见图1，图1为现有技术中HBM的横截面示意图。该HBM一般是将多个双倍速率(Double Data Rate，DDR)芯片以及一个逻辑芯片通过硅通孔(Through-Silicion-Via，TSV)技术堆叠在一起，以实现大容量、高位宽的DDR组合阵列，然后与图形处理器(Graphic Processing Unit，GPU)或中央处理器(centralprocessing unit，CPU)封装到一起。具体的，如图1所示，四个DRAM芯片堆叠，且各个DRAM芯片之间采用TSV方式连接；逻辑芯片是DRAM逻辑控制单元，对DRAM进行控制；GPU/CPU/系统级(System on Chip，SoC)芯片和DRAM之间通过外接接口和硅中介层连通，硅中介层再通过外接接口和基板连通到外接引脚，最后通过外接引脚连接到线路板上。其中，HBM GEN1(第一代HBM)数据位宽为1024比特，单比特数据速率为1Gbps，可提供带宽为1024x1Gbps＝128GB/s；HBM GEN2(第二代HBM)数据位宽为1024比特，单比特数据速率为2Gbps，可提供带宽为1024x2Gbps＝256GB/s。

然而，现有高带宽存储器的堆叠、TSV等制造工艺复杂、良率较低，不利于量产；且使用硅中介层，成本很高；同时，将DRAM堆栈与GPU/CPU/SoC封装在一起，散热较差，封装成本较高。

发明内容

本申请提供一种基于三维异质集成的串行接口存储芯片。该基于三维异质集成的串行接口存储芯片能够解决现有高带宽存储器的堆叠、TSV等制造工艺复杂、良率较低，不利于量产；且使用硅中介层，成本很高；同时，将DRAM堆栈与GPU/CPU/SoC封装在一起，散热较差，封装成本较高的问题。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种基于三维异质集成的串行接口存储芯片。该基于三维异质集成的串行接口存储芯片包括：串行接口逻辑组件，包括第一键合区域；存储组件，包括第二键合区域；所述串行接口逻辑组件与所述存储组件通过所述第一键合区域和所述第二键合区域三维异质集成键合连接。

其中，所述串行接口逻辑组件包括：串行接口模块，用于传送数据；数据协议模块，与所述串行接口模块连接，用于对所述数据进行处理；存储控制模块，与所述数据协议模块连接；所述串行接口模块、所述数据协议模块以及所述存储控制模块与所述第一键合区域连接，所述存储控制模块通过所述第一键合区域和所述第二键合区域访问所述存储组件。

其中，所述串行接口模块、所述数据协议模块以及所述存储控制模块集成于同一晶圆并访问所述存储组件。

其中，所述串行接口逻辑组件包括：串行接口单元，所述串行接口模块集成于所述串行接口单元，且所述串行接口单元为独立的晶圆；数据控制逻辑单元；所述数据协议模块及所述存储控制模块集成于所述数据控制逻辑单元，且所述数据控制逻辑单元为独立的晶圆；所述串行接口单元与所述数据控制逻辑单元三维异质集成键合连接。