[发明专利]堆叠式FPGA的制作方法以及堆叠式FPGA

说明书

本申请涉及集成电路技术领域，公开了堆叠式FPGA的制作方法以及堆叠式FPGA。该方法包括：对FPGA的功能电路进行分类，至少得到第一电路和第二电路，第一电路以及第二电路的参数信息不同；将第一电路采用第一种制作工艺进行制作，得到至少一个第一FPGA晶圆；将第二电路采用第二种制作工艺进行制作，得到至少一个第二FPGA晶圆；将至少一个第一FPGA晶圆和至少一个第二FPGA晶圆层叠设置，得到堆叠式FPGA。通过上述方式，能够提升制作FPGA的产品良率，降低对FPGA的最大曝光面积的要求，且单个FPGA晶圆的成本降低，同时降低FPGA的开发成本，缩短开发周期。

技术领域

本申请涉及集成电路技术领域，特别是涉及堆叠式FPGA的制作方法以及堆叠式FPGA。

背景技术

随着半导体技术朝着深亚微米乃至纳米方向的飞速发展，IC设计者将越来越多且功能复杂的系统集成在单颗芯片上，以实现尺寸更小、带宽更高、功能更加强大的电子系统。可编程器件(一般分为FPGA和CPLD)正是凭借其集成了非常丰富IP、功能配置灵活、设计周期短、可靠性高等特点，成为现在电子系统开发的宠儿。

可编程器件本身作为一种通用芯片，因应用场景需求不同，则需要不同可编程逻辑规模及不同功能版本的芯片，以达到降低系统成本的目的；高效且可靠的可编程器件芯片实现方法，成为IC设计者关注的焦点。传统的FPGA由于可变成逻辑资源规模性增加以及IP资源需要的增加，使得芯片面积大，良率低，成本增加。

发明内容

本申请主要解决的技术问题是提供堆叠式FPGA的制作方法以及堆叠式FPGA，能够提升制作时的产品良率，降低对最大曝光面积的要求，且单个FPGA晶圆的成本降低，进而降低FPGA的开发成本，缩短开发周期。

为了解决上述问题，本申请采用的一种技术方案是提供一种堆叠式FPGA的制作方法，该方法包括：对FPGA的功能电路进行分类，至少得到第一电路和第二电路，第一电路以及第二电路的参数信息不同；将第一电路采用第一种制作工艺进行制作，得到至少一个第一FPGA晶圆；将第二电路采用第二种制作工艺进行制作，得到至少一个第二FPGA晶圆；将至少一个第一FPGA晶圆和至少一个第二FPGA晶圆层叠设置，得到堆叠式FPGA。

其中，对FPGA的功能电路进行分类，至少得到第一电路和第二电路，包括：根据功能电路的参数信息，对FPGA的功能电路进行分类，至少得到第一电路和第二电路；参数信息至少包括以下任意一项或组合：功能电路的设计需求信息、功能电路的性能稳定性与制作工艺要求的关系信息、功能电路的属性信息。

其中，第一种制作工艺与第二种制作工艺的纳米级别不相同。

其中，将至少一个第一FPGA晶圆和至少一个第二FPGA晶圆层叠设置，得到堆叠式FPGA，包括：基于3DIC封装技术或者2.5D封装技术将至少一个第一FPGA晶圆和至少一个第二FPGA晶圆整合或集成，得到堆叠式FPGA。

其中，第一电路包括可配置逻辑电路、专用SRAM存储器、用户配置逻辑电路、编码器、解码器和Digital IP中的至少一种；第二电路包括可配置输入输出电路、Analog IP电路、锁相环、串行电路、解串行电路、通用输入/输出电路、存储器、熔丝和电感线圈中的至少一种功能电路。

为了解决上述问题，本申请采用的另一种技术方案是提供一种堆叠式FPGA，该堆叠式FPGA包括：第一FPGA晶圆，第一FPGA晶圆上设置有第一电路；第二FPGA晶圆，第二FPGA晶圆上设置有第二电路；第一电路以及第二电路的参数信息不同；其中，第一FPGA晶圆和第二FPGA晶圆层叠连接设置，组成堆叠式FPGA。

其中，第一电路包括可配置逻辑电路、专用SRAM存储模块、用户配置逻辑电路、编码器、解码器和Digital IP中的至少一种；第二电路包括可配置输入输出电路、Analog IP电路、锁相环、串行电路、解串行电路、通用输入/输出电路、存储器、熔丝和电感线圈中的至少一种。