[发明专利]半导体装置及半导体装置的制造方法

说明书

提供适于抑制闩锁的半导体装置。在被相邻的有源沟槽夹着的台面区域，第3半导体层具有以与相邻的有源沟槽中的一个有源沟槽接触且与另一个有源沟槽不接触的方式离散地配置于第1方向的区域、以与另一个有源沟槽接触且与一个有源沟槽不接触的方式离散地配置于第1方向的区域，在被相邻的有源沟槽夹着的台面区域，第4半导体层在俯视观察时配置于与一个有源沟槽接触侧的第3半导体层和与另一个有源沟槽接触侧的第3半导体层之间、以及在第1方向上离散的第3半导体层的各区域之间。

技术领域

本发明涉及半导体装置及半导体装置的制造方法。

背景技术

从节能的观点出发，谋求具有低接通电压的开关器件。作为具有低接通电压的开关器件，举出沟槽栅型IGBT(Insulated Gate Bipolar Transistor，绝缘栅型双极晶体管)。在专利文献1中公开了沟槽栅型IGBT的构造。

专利文献1：日本特开2000-106434号公报

在专利文献1的构造中，使发射极层的宽度局部地缩窄而将发射极层配置为H字状，但在配置为H字状的发射极层的交叉部，存在收缩电阻增大、闩锁耐量降低这样的问题。这样，专利文献1的构造未必适于抑制闩锁。

发明内容

本发明的目的在于提供适于抑制闩锁的半导体装置及适于抑制闩锁的对半导体装置进行制造的半导体装置的制造方法。

本发明的半导体装置具有半导体基体，该半导体基体具有第1主面及与所述第1主面相反侧的主面即第2主面，在半导体基体的第1元件区域设置有晶体管，半导体基体在第1元件区域具有：第1导电型的第1半导体层；第2导电型的第2半导体层，其与第1半导体层相比设置于第1主面侧；第1导电型的第3半导体层，其选择性地设置于第2半导体层的第1主面侧；第1电极，其与第3半导体层电连接；以及第4半导体层，其与第2半导体层相比第2导电型的杂质浓度高，配置于第2半导体层和第1电极之间，半导体基体在第1元件区域设置有从第1主面将第3半导体层及第2半导体层贯穿而达到第1半导体层的多个第1沟槽，多个第1沟槽在俯视观察时各自在第1方向上延伸，多个第1沟槽在俯视观察时配置为条带状，多个第1沟槽中的至少一部分是以在该第1沟槽内隔着栅极绝缘膜与第2半导体层相对的方式设置有栅极电极的有源沟槽，多个第1沟槽的条带状的配置具有有源沟槽彼此相邻的部分，在被相邻的沟槽夹着的区域即台面区域中的被相邻的有源沟槽夹着的台面区域，第3半导体层具有以与相邻的有源沟槽中的一个有源沟槽接触且与另一个有源沟槽不接触的方式离散地配置于第1方向的区域、以与另一个有源沟槽接触且与一个有源沟槽不接触的方式离散地配置于第1方向的区域，在被相邻的有源沟槽夹着的台面区域，第4半导体层在俯视观察时配置于与一个有源沟槽接触侧的第3半导体层和与另一个有源沟槽接触侧的第3半导体层之间、以及在第1方向上离散的第3半导体层的各区域之间。

另外，就本发明的半导体装置的制造方法而言，作为其一个方案，是对本发明的半导体装置进行制造的方法，通过第1离子注入来形成第2半导体层，通过第2离子注入来形成第3半导体层，通过第3离子注入来形成第4半导体层，在第1离子注入中使用的掩模、在第2离子注入中使用的掩模、在第3离子注入中使用的掩模各自不同。

发明的效果

本发明的半导体装置为如下半导体装置，多个第1沟槽的条带状的配置具有有源沟槽彼此相邻的部分，在被相邻的沟槽夹着的区域即台面区域中的被相邻的有源沟槽夹着的台面区域，第3半导体层具有以与相邻的有源沟槽中的一个有源沟槽接触且与另一个有源沟槽不接触的方式离散地配置于第1方向的区域、以与另一个有源沟槽接触且与一个有源沟槽不接触的方式离散地配置于第1方向的区域，在被相邻的有源沟槽夹着的台面区域，第4半导体层在俯视观察时配置于与一个有源沟槽接触侧的第3半导体层和与另一个有源沟槽接触侧的第3半导体层之间、以及在第1方向上离散的第3半导体层的各区域之间。由此，本发明的半导体装置为适于抑制闩锁的半导体装置。