[发明专利]一种芯片测试方法、装置、设备及可读存储介质

说明书

本申请公开了一种芯片测试方法、装置、设备及可读存储介质。本申请将待测芯片划分为多个子系统；将每个子系统划分为多个模块，并将所有模块划分至多个集合；针对任一个集合，基于该集合中的各模块在待测芯片中的物理位置，为该集合中的各模块就近选择测试管脚，并基于所选择的测试管脚并行测试该集合中的各模块，从而针对更小粒度的模块进行测试，扫描路径更短，降低了物理布线难度，还能实现芯片管脚的分时复用，降低了测试开销。相应地，本申请提供的一种芯片测试装置、设备及可读存储介质，也同样具有上述技术效果。

技术领域

本申请涉及计算机芯片测试技术领域，特别涉及一种芯片测试方法、装置、设备及可读存储介质。

背景技术

目前，单个芯片上集成的晶体管数目从百万级到千万级，直至数十亿级，芯片功能也越来越强大，需要测试的模块也随之增多。

当前可以基于EDT压缩扫描链技术将一个芯片中成千上万条扫描链压缩为几个或几十个，以缓解芯片测试管脚的不足。但在一条扫描链中，输入测试管脚和输出测试管脚横跨多个模块，因此扫描路径较长，不仅给测试时序收敛带来了极大的挑战，降低了测试效率，也导致测试所需的物理布线很困难。

因此，如何缩短扫描路径，降低物理布线难度，是本领域技术人员需要解决的问题。

发明内容

有鉴于此，本申请的目的在于提供一种芯片测试方法、装置、设备及可读存储介质，以缩短扫描路径，降低物理布线难度。其具体方案如下：

第一方面，本申请提供了一种芯片测试方法，包括：

将待测芯片划分为多个子系统；

将每个子系统划分为多个模块，并将所有模块划分至多个集合；

针对任一个集合，基于该集合中的各模块在所述待测芯片中的物理位置，为该集合中的各模块就近选择测试管脚，并基于所选择的测试管脚并行测试该集合中的各模块；

其中，任一个集合中的所有模块所需的测试管脚总数不大于所述待测芯片的管脚总数。

优选地，按照逻辑独立性划分所述待测芯片和每个子系统。

优选地，所述基于所选择的测试管脚并行测试该集合中的各模块，包括：

若该集合中存在相同功能的模块，则并行输入同一测试激励至所述相同功能的模块。

优选地，所述并行输入同一测试激励至所述相同功能的模块，包括：

采用广播结构并行输入同一测试激励至所述相同功能的模块。

优选地，所述基于所选择的测试管脚并行测试该集合中的各模块之前，还包括：

基于Wrapper chain的内部测试模式配置每个模块的接口寄存器，以隔离不同模块。

优选地，所述基于所选择的测试管脚并行测试该集合中的各模块，包括：

利用多路复用选择器控制所选择的测试管脚，以并行测试该集合中的各模块。

优选地，所述针对任一个集合，基于该集合中的各模块在所述待测芯片中的物理位置，为该集合中的各模块就近选择测试管脚，并基于所选择的测试管脚并行测试该集合中的各模块之后，还包括：

在该集合中确定需要测试模块连接边界的至少两个模块，并采用Wrapper chain的外部测试模式配置所述至少两个模块的接口寄存器，以连通所述至少两个模块；

基于已连通的所述至少两个模块中的任一个模块测试管脚，测试所述模块连接边界。

第二方面，本申请提供了一种芯片测试装置，包括：

第一划分模块，用于将待测芯片划分为多个子系统；