[发明专利]一种数字集成电路的前端工艺迁移优化方法及系统

说明书

本发明提出一种数字集成电路的前端工艺迁移优化方法和系统，通过对特定电路器件尺寸参数有限次数的仿真作为神经网络的训练样本，构建起关键指标对电路器件尺寸参数的模型，并基于该模型快速设计器件尺寸参数，完成新工艺下的前段工艺迁移。使用深度神经网络方法对模型参数进行训练，获取到优化目标与器件尺寸的关系，相比于暴力穷举方法，能够在很短的时间内获取到优化目标模型；再使用几何规划方法，能够获取到尺寸参数设计空间内的全局最优解。能够使用尽可能少的时间完成定制数字集成电路的前端工艺迁移。

技术领域

本发明涉及人工智能应用技术领域，并特别涉及一种数字集成电路的前端工艺迁移优化方法及系统。

背景技术

近年来对于一些全定制/半定制数字集成电路来说，由于电路自身的特点或设计目标的约束，相当一部分电路仍然主要靠手工设计。当需要从一个集成电路工艺迁移到另外一个集成电路工艺上时(可以是同一工艺节点不同的流片厂商，也可以是同一流片厂商不同工艺节点，或不同foundry不同工艺节点)，由于工艺参数的改变，前端设计中所有的晶体管尺寸参数几乎都需要重新设计，这将会耗费大量的时间与人力。

上述工艺和工艺节点指的是集成电路芯片生产工艺的最小线宽。工艺迁移可以发生在同一个流片厂商的不同工艺节点，如某厂家的40nm工艺节点和28nm工艺节点。也可以发生在不同流片厂商的不同工艺节点，比如某厂家的28nm流片工艺节点，和另一厂家的28nm流片工艺节点。每个流片厂商的工艺线参数都是不一样的，导致达到同样性能需要的电路尺寸参数都不一样。比如，都是基于28nm工艺节点，想设计一个性能为10ps的NOR门，用流片厂商一工艺的晶体管尺寸，和用流片厂商二工艺的晶体管尺寸都会不同，所以每次工艺迁移，都相当于重新设计，代价较大。

目前的常见做法是在新的工艺下进行重新设计，保留原工艺下的电路拓扑结果，每次固定一部分器件尺寸参数，对剩下的一部分器件进行尺寸参数扫描，通过SPICE仿真工具模拟每组尺寸参数下的运行结果，直到寻找到优化目标下对应的最优尺寸参数；然后在未优化器件中再次选择一部分进行尺寸参数扫描，以此类推完成整个电路的尺寸参数设计。此外，还有一些自动化的迁移工具，如WiCkeD，该工具首先根据迁移前后工艺的PDK，按照设计工程师定义好的器件迁移规则，完成从旧工艺到新工艺的迁移映射(Porting)，然后分别进行SPICE仿真器仿真及功能分析、电路性能分析、电路约束检查、电路优化等环节，完成新工艺下的器件尺寸参数优化。

传统的人工尺寸参数设计方法非常耗时，且由于无法穷尽设计空间的所有尺寸参数组合，因此无法得到全局最优解。而对WiCkeD工具的使用需要依赖设计者在本领域的相关经验来设置约束，这些约束如果设计的范围过窄，有可能使设计仅得到局部最优解而非全局最优解，如果设计的范围过宽则可能花费数天甚至几十天才能得到一个全局较优的结果。

发明内容

本发明解决了基于原有集成电路工艺下的前端电路设计方案快速完成新工艺下前端电路设计的问题，利用有限次数的仿真结果，采用神经网络方法构建关键指标相对器件尺寸参数的模型，并基于该模型快速设计器件尺寸参数，完成新工艺下的前段工艺迁移。

针对现有技术的不足，本发明提出一种数字集成电路的前端工艺迁移优化方法，其中包括：

步骤1、获取原始工艺下的数字集成电路和目标工艺的设计工具包；

步骤2、按照该原始工艺和该目标工艺间最小线宽的比值，初始化该数字集成电路中器件的尺寸，得到该数字集成电路中各器件的初始长度和初始宽度；

步骤3、根据该初始长度、该初始宽度和该设计工具包，确定各器件的尺寸约束；

步骤4、在满足所有器件的尺寸约束的集合中取多组尺寸参数，对每组尺寸参数进行电路仿真，得到每组尺寸参数对应的关键路径延时和电流值，并按照该目标工艺下集成电路版图的设计规则以及整体的版图规划，确定每组尺寸参数下的电路版图面积；