[发明专利]半导体结构、其制作方法、存储器、存储系统与电子设备

说明书

本申请提供了一种半导体结构、其制作方法、存储器、存储系统与电子设备。半导体结构包括基底结构、栅极结构、介质层和金属层，其中，基底结构包括间隔的源区和漏区，源区和漏区包括轻掺杂漏区，栅极结构位于基底结构的表面上且部分位于间隔的轻掺杂漏区之间，介质层至少位于轻掺杂漏区的表面上，金属层位于介质层的远离轻掺杂漏区的表面上，且与零电位连接。因此，该半导体结构，通过在轻掺杂漏区上形成介质层，在介质层上形成金属层，将金属层连接零电位，使得轻掺杂漏区和栅极结构重叠的地方的电子从轻掺杂漏区的表面向底部移动，进而缓解了轻掺杂漏区与栅极结构的重叠区域的电场过大而导致器件较早的发生击穿的问题。

技术领域

本申请涉及半导体领域，具体而言，涉及一种半导体结构、其制作方法、存储器、存储系统与电子设备。

背景技术

在当前半导体工艺中，随着3D NAND的堆栈层数增高，所需的CMOS器件增多，所以CMOS器件的面积不断减小，而另一方面，工作电压又在不断增加，这就要求CMOS器件在面积不断减小的情况下，源极/漏极所承受的电压不断增加。当前的高压CMOS器件的面积已经缩小至极限情况，而需要源极和漏极的击穿电压不断升高，这无疑是一个巨大的挑战。

图1示出了当前的半导体结构，在源区12/漏区11掺杂N⁺剂量保持不变的情况下，若轻掺杂漏(Lightly Doped Drain，简称LDD)区13的掺杂剂量较大，会使得轻掺杂漏区13与栅极结构14重叠区域的电场过大而导致器件较早的发生击穿。

因此，亟需一种能缓解轻掺杂漏与栅极的重叠区域的电场过大而导致器件较早的发生击穿的问题的半导体结构。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请实施例提供一种半导体结构、其制作方法、存储器、存储系统与电子设备，以至少部分解决现有技术中轻掺杂漏与栅极的重叠区域的电场过大而导致器件较早的发生击穿的问题。

根据本发明实施例的一个方面，提供了一种半导体结构，包括：基底结构，包括间隔的源区和漏区，所述源区和所述漏区包括轻掺杂漏区；栅极结构，位于所述基底结构的表面上，且部分位于间隔的所述轻掺杂漏区之间；介质层，至少位于所述轻掺杂漏区的表面上；金属层，位于所述介质层的远离所述轻掺杂漏区的表面上，所述金属层与零电位连接。

可选地，所述介质层的厚度大于所述金属层的厚度。

可选地，所述金属层的材料包括铜。

可选地，所述介质层还位于所述栅极结构的远离所述基底结构的表面上。

可选地，所述半导体结构还包括：绝缘层，位于所述金属层的远离所述介质层的部分表面上。

可选地，所述绝缘层的材料包括氮化硅。

可选地，所述介质层的材料包括氧化硅。

根据本发明实施例的另一方面，还提供了一种半导体的制作方法，包括：提供基底结构，所述基底结构包括间隔的源区和漏区，所述源区和所述漏区包括轻掺杂漏区；在所述基底结构的表面上，形成栅极结构，所述栅极结构位于所述基底结构的表面上，且部分位于间隔的所述轻掺杂漏区之间；至少在所述轻掺杂漏区的裸露表面上，形成介质层；在所述介质层的远离所述轻掺杂漏区的表面上，形成金属层，将所述金属层与零电位连接。

可选地，所述介质层的厚度大于所述金属层的厚度。

可选地，至少在所述轻掺杂漏区的表面上，形成介质层，包括：在所述轻掺杂漏区的表面上和所述栅极结构的远离所述基底结构的表面上形成所述介质层。

可选地，所述制作方法还包括：在所述金属层的远离所述介质层的至少部分表面上形成绝缘层。