[发明专利]基于反铁电栅介质与氧化物半导体沟道的FeFET及其制备方法

说明书

本发明提出了一种基于反铁电栅介质与氧化物半导体沟道的FeFET及其制备方法，属于微纳电子学领域。该FeFET器件包括一绝缘衬底，绝缘衬底上是图形化的背栅电极层，背栅电极层上是反铁电栅介质材料层，反铁电栅介质层上是氧化物半导体材料层作为沟道，沟道上方的左右两侧分别是源和漏接触电极，背栅电极层和氧化物半导体材料层的功函数差为1eV～2eV之间，为反铁电栅介质材料层提供一内建电场，反铁电栅介质材料形成两种不同的存储状态。本发明利用反铁电栅介质替换传统铁电栅介质，且采用氧化物半导体沟道替换传统硅基沟道，从而提高存储器件的耐久特性。

技术领域

本发明属于微纳电子学技术领域，具体涉及一种基于反铁电栅介质与氧化物半导体沟道的高耐久FeFET及其制备方法。

背景技术

随着集成电路不断发展，逻辑与存储器件作为两条基本路线在不断发展，器件尺寸在不断减小，集成度不断提高，从平面集成向三维集成发展。传统的冯诺依曼架构体系中，计算与存储是分离的，存在着存储墙的瓶颈，数据的传输不仅消耗大量功耗，同时也严重限制了算力的发展。为打破存储墙，满足存算融合趋势的需求，一系列具有高速度、高密度、低功耗等潜力的新型存储器被提出，包括铁电场效应晶体管(FeFET)、阻变式存储器(RRAM)、相变式存储器(PCRAM)、自旋式磁存储器(STT-MRAM)等。

与CMOS工艺具有良好兼容性的氧化铪基铁电场效应晶体管(FeFET)由于面积小(仅1T)、读写速度快、功耗低、非易失、能与CMOS逻辑器件混合集成等优势，成为后摩尔时代非常有前景的新型存储器。其基本的原理即利用栅压控制铁电材料的两种极化状态，不同的极化状态对晶体管沟道电导的影响不同，分别使晶体管的源漏电流处于“截止”和“导通”两种状态，即存储“0”和“1”两种状态。此存储具有非易失性，且源漏电流读出时对栅极几乎无影响，即具有“读写分离”的特点。目前氧化铪基FeFET主要在耐久性上面临挑战，源于两方面的原因：在铁电材料方面，氧化铪基铁电材料的矫顽电场较大，使得器件的操作电压较大，而大电压会引入较多的电荷注入，并容易产生新的缺陷；在器件结构方面，通常存在的铁电-半导体界面中间层承担较高电场，容易造成击穿，且隧穿电流导致新增缺陷，在循环过程中逐渐关闭记忆窗口。FeFET现阶段的耐久性通常在10⁵左右，这对于非易失存储的应用需求是远远不够的。因此，如何实现高耐久的FeFET成为了一个亟待解决的问题。

发明内容

本发明的目的在于提出一种FeFET及其制备方法，该FeFET的耐久性方面明显提升，并且该结构制备工艺简单，与CMOS后端工艺兼容，具备大规模集成的能力。

本发明的技术方案如下：

一种FeFET器件，其特征在于，包括一绝缘衬底，绝缘衬底上是图形化的背栅电极层，背栅电极层上是反铁电栅介质材料层，反铁电栅介质层上是氧化物半导体材料层作为沟道，氧化物半导体沟道上方的左右两侧分别是源和漏接触电极，背栅电极层和氧化物半导体材料层的功函数差为1eV～2eV之间，为反铁电栅介质材料层提供一内建电场，反铁电栅介质材料形成两种不同的存储状态。

上述绝缘衬底可选自二氧化硅、氮化硼覆盖的硅片、云母，或其他任何表面具有绝缘层的，具有较好机械和热稳定性的绝缘衬底材料。

上述反铁电栅介质材料层需要满足两大条件，一方面需要作为栅介质绝缘体，漏电小，抗击穿能力强；另一方面需要其具有反铁电特性，即其PV曲线在第一和第三象限各存在一个回滞，可选用的与CMOS工艺兼容的氧化铪基铁电\反铁电材料包括：ZrO₂、Zr:HfO₂、Al:HfO₂、Si:HfO₂等。