[发明专利]半导体器件、制作方法及三维存储器

说明书

本发明提供了一种半导体器件、制作方法及三维存储器，半导体器件的制作方法包括：形成半导体结构，半导体结构包括衬底、位于衬底上包括交替堆叠的栅极层和绝缘层的堆叠结构、贯穿堆叠结构并延伸到衬底中的沟道结构以及贯穿堆叠结构并将堆叠结构分割为若干部分的栅线缝隙；在栅线缝隙内形成第一填充层；在第一填充层的至少部分内壁形成第二填充层；其中，第一填充层的材料包括氧化物，第二填充层的材料包括非晶硅，第一填充层和第二填充层构成栅线缝隙结构，通过在栅线缝隙中形成材料不同的第一填充层和第二填充层，调整半导体器件在水平方向和竖直方向的翘曲值，从而改善半导体器件的翘曲问题，以提高半导体器件的产品良率。

技术领域

本发明涉及半导体技术领域，具体涉及一种半导体器件、制作方法及三维存储器。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器(3D NAND Flash)应运而生。三维存储器中形成有交替堆叠的多层数据存储单元，将平面结构转化为立体结构，以提高三维存储器的存储密度和集成度。三维存储器可支持在更小的空间内容纳更高存储容量，从而带来很大程度的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

随着三维存储器的堆叠层数增加，对三维存储器中的应力的控制也越来越重要，然而，在三维存储器中具有栅线缝隙(Gate Line Slit)结构，具有较大的应力，会导致三维存储器形成过程中发生晶圆翘曲(wafer bow)，容易导致产品良率降低。

因此，现有技术存在缺陷，有待改进与发展。

发明内容

本发明的目的在于提供一种半导体器件、制作方法及三维存储器，能有效地改善半导体器件的翘曲问题，以提高半导体器件的产品良率。

为了解决上述问题，本发明提供了一种半导体器件的制作方法，包括：形成半导体结构，半导体结构包括衬底、位于衬底上包括交替堆叠的栅极层和绝缘层的堆叠结构、贯穿堆叠结构并延伸到衬底中的沟道结构以及贯穿堆叠结构并将堆叠结构分割为若干部分的栅线缝隙；在栅线缝隙内形成第一填充层；在第一填充层的至少部分内壁形成第二填充层；其中，第一填充层的材料包括氧化物，第二填充层的材料包括非晶硅。

其中，在第一填充层的至少部分内壁形成第二填充层之后，还包括：

进行原位退火处理。

其中，在栅线缝隙内形成第一填充层，具体包括：

通过沉积工艺在栅线缝隙内形成第一填充层，以使至少部分第一填充层位于栅线缝隙内的底部。

其中，第二填充层的材料掺杂有碳元素。

其中，在第一填充层的至少部分内壁形成第二填充层之前，还包括：

去除堆叠结构中形成栅线缝隙底部的部分内壁，以使栅线缝隙的底部延伸到衬底中。

其中，沟道结构包括在径向上由外向内依次形成的功能层、沟道层和隔离层，在第一填充层的内壁形成第二填充层之后，还包括：

去除衬底；

去除沟道结构端部的部分功能层，以暴露沟道结构端部的沟道层；

形成源区，其中，堆叠结构包括背对的正面和背面，背面为靠近衬底的一侧，源区位于堆叠结构的背面，且源区覆盖沟道结构和栅线缝隙结构的端部。

其中，在去除衬底之后，还包括：

去除栅线缝隙结构端部的部分第一填充层，以暴露栅线缝隙结构端部的第二填充层，以在形成源区后与源区连通。