[发明专利]半导体器件的形成方法

说明书

本申请公开了一种半导体器件的形成方法，包括：形成刻蚀停止层，覆盖衬底、第一栅极结构、第一嵌入式外延层、第二栅极结构、第二嵌入式外延层和隔离层所暴露的表面，第二栅极结构高于第二栅极结构；在刻蚀停止层表面形成第一介电层；进行第一次刻蚀，使第一介电层的高度低于第二硬掩模层和第四硬掩模层的高度；形成平坦化停止层，平坦化停止层覆盖第一介电层和第二硬掩模层、第四硬掩模层所暴露的表面；去除第二区域的平坦化停止层，第二区域是形成第二栅极结构的区域；形成第二介电层，第二介电层覆盖第一介电层、平坦化停止层和刻蚀停止层；进行平坦化处理，直至平坦化停止层暴露；进行第二次刻蚀，直至第一硬掩模层和第二硬掩模层暴露。

技术领域

本申请涉及半导体制造技术领域，具体涉及一种半导体器件的形成方法。

背景技术

在半导体制造工艺中，在28纳米(nm)工艺节点以下时，通常会在器件的源漏(source drain)区采用嵌入式外延层以改变沟道区的应力，从而提高载流子的迁移率。对于PMOS器件，嵌入式外延层通常采用硅锗(SiGe)外延层，对于NMOS器件，嵌入式外延层通常采用硅磷(SiP)外延层。通常，嵌入式外延层是在器件的栅极结构形成后，在栅极结构两侧的衬底中形成凹槽，通过外延工艺在凹槽中生长得到的。

参考图1，其示出了相关技术中提供的半导体器件的形成方法中，形成得到嵌入式外延层的剖面示意图。如图1所示，形成于衬底110中的浅槽隔离结构111隔离出了器件的有源区(active area，AA)，该有源区包括第一区域101和第二区域102，第一区域101和第二区域102中形成的器件的类型不同；第一区域101中形成有第一栅极结构(其包括第一栅极131、第一硬掩模层1411和第二硬掩模层1421)，第二区域102中形成有第二栅极结构(其包括第二栅极132、第三硬掩模层1412和第四硬掩模层1422)，第一栅极结构之间形成有第一嵌入式外延层1121，第二栅极结构之间形成有第二嵌入式外延层1122，第一栅极结构和第二栅极结构的两侧形成有隔离层150，第一栅极结构和第二栅极结构和衬底110之间形成有栅介电层120。

如图1所示，相关技术中提供的半导体器件的形成方法中，由于在形成第一嵌入式外延层1121和第二嵌入式外延层1122的过程中，凹槽刻蚀量不同，从而使得第一栅极结构和第二栅极结构的硬掩模层的高度产生差异(如图1所示，其高度差异为△h1)，进而在后续的工序中，该差异会影响器件的形貌，降低器件的可靠性。

发明内容

本申请提供了一种半导体器件的形成方法，可以解决相关技术中提供的半导体器件的形成方法在形成第一嵌入式外延层和第二嵌入式外延层后栅极结构的高度具有差异从而导致器件的可靠性较差的问题。

一方面，本申请实施例提供了一种半导体器件的形成方法，包括：

提供一衬底，所述衬底上所述半导体器件的有源区中形成有第一栅极结构和第二栅极结构，所述第一栅极结构从下而上依次包括第一栅极、第一硬掩模层和第二硬掩模层，所述第二栅极结构从下而上依次包括第二栅极、第三硬掩模层和第四硬掩模层，所述第一栅极结构之间形成有第一嵌入式外延层，所述第二栅极结构之间形成有第二嵌入式外延层，所述第一栅极和所述衬底之间形成有栅介电层，所述第二栅极和所述衬底之间形成有栅介电层，所述第一栅极结构和所述第二栅极结构的两侧形成有隔离层，所述第二栅极结构的高度高于所述第一栅极结构的高度；

形成刻蚀停止层，所述刻蚀停止层覆盖所述衬底、所述第一栅极结构、所述第一嵌入式外延层、所述第二栅极结构、所述第二嵌入式外延层和所述隔离层所暴露的表面；

在所述刻蚀停止层表面形成第一介电层，所述第一介电层高于所述第二栅极结构且填充所述第一栅极结构和所述第二栅极结构周侧的间隙；

进行第一次刻蚀，使所述第一介电层的高度低于所述第二硬掩模层的高度和所述第四硬掩模层的高度；

形成平坦化停止层，所述平坦化停止层覆盖所述第一介电层和所述第二硬掩模层、所述第四硬掩模层所暴露的表面；