[发明专利]接合结构及其形成方法

说明书

提供一种接合结构及其形成方法，包括：第一基板；第二基板，与第一基板相对设置；第一接合层，于第一基板上；第二接合层，于第二基板上并与第一接合层相对设置；以及银部件，于第一接合层与第二接合层之间。银部件包括银纳米孪晶结构，且银纳米孪晶结构具有平行排列孪晶界。银纳米孪晶结构包括90％以上的[111]结晶方位。

技术领域

本公开有关于一种接合结构及其形成方法，且特别关于一种具有银部件的接合结构及其形成方法。

背景技术

现有的集成电路结构是将不同类型的芯片(例如模拟芯片、数字逻辑芯片、存储器芯片)平行排列在印刷电路板(printed circuit board,PCB)上。然而，印刷电路板上的面积有限，且各别芯片之间的距离较长，导致信号延迟的缺点。因此，随后发展出二维集成电路结构，亦即多芯片模块(multichip module,MCM)。其利用制程的优化，将不同芯片封装在同一个模块。随着晶体管数目持续上升，进一步发展出芯片或晶圆垂直堆叠的三维集成电路结构。三维集成电路结构达成系统级封装(system in chip,SiP)，其包括多芯片封装(multichip package,MCP)、芯片堆叠(stack die)、层叠封装(package on package,PoP)、封装内封装(package in package,PiP)以及晶圆对晶圆封装(wafer on wafer,WoW)等。

三维集成电路结构的技术在于异质整合(heterogeneous integration)。异质整合是把不同种类的材料及组件变成单一系统，从而提升微光机电系统(micro-opto-electro-mechanical systems,MOEMS)、微机电系统(micro-electro-mechanicalsystems,MEMS)以及纳米机电系统(nano-electro-mechanical systems,NEMS)的性能。由异质整合所衍生的三维集成电路结构使摩尔定律(Moore’s law)得以延续。然而，三维集成电路仍存在一些问题，例如：微缩化时的焦耳热影响、芯片翘曲以及焊锡介金属化合物成长等，其中温度所引发的可靠度劣化是迫切的问题。因此，需要发展如何在三维集成电路制程中导入低温接合技术。

现有的低温接合方法包括：阳极接合、焊锡接合、表面活化接合、超音波接合以及高分子胶接合。然而，上述方法均存在一些缺点，例如：阳极接合需要施加高电压，高电压可能与芯片不相容而导致芯片毁损；焊锡接合有介金属化合物(intermetallic compound,IMC)脆化的问题；表面活化接合的成本高昂且可能伤害芯片；超音波接合仅适用于小范围；以及高分子胶接合具有对位极不可重工的问题。

目前已知对于面心立方(face-centered cubic,FCC)晶体结构金属，其(111)结晶面为最密堆积平面，因此相较于(100)或(110)结晶面较易滑移、扩散速率较高且原子扩散速率较高(例如较高约3-4个数量级)。此外，纳米孪晶具有高密度的孪晶界，其可以提供大量的原子扩散路径。

中国台湾发明专利第I6865724号及中国台湾发明专利第I521104号均揭示一种在基板表面电镀铜纳米孪晶薄膜的方法，其可以于基板上形成平行分布的纳米孪晶薄膜，且具有高[111]优选结晶方位。中国台湾发明专利第I6865724号揭示一种电镀铜纳米孪晶薄膜的低温接合方法，其可以在0.8MPa至3MPa的压力及200℃至350℃的温度进行两个分别覆盖金属层的氧化物基板的接合。中国台湾发明专利第I521104号揭示一种先在基板上电镀铜晶种层再电镀镍纳米孪晶薄膜，之后将二基板低温接合的封装结构及方法；以及中国台湾发明专利第I519681号揭示一种在半导体芯片、电路板或导电基板表面电镀金纳米孪晶薄膜，之后相互进行低温接合的结构及方法。