[发明专利]一种叠层式三维多芯片组件封装结构及其封装方法

说明书

本发明公开了一种叠层式三维多芯片组件封装结构及其封装方法，封装结构包括至少一层第一基板，包括本体和弯折部，本体的第一正面和第一背面上按需设计有元器件和走线；空腔部由弯折部的内侧面和本体的第一正面围合形成；BGA焊点阵列设置在弯折部的远离本体的端部上；第二基板与第一基板在垂直方向上下排布设置，第二基板的第二正面朝向第一基板的空腔部且第二正面上设有面阵I/O端子焊盘；BGA焊点端子设置在面阵I/O端子焊盘上，与BGA焊点阵列配合连接；外引线设置在第二基板的第二背面上并沿背离第二背面的方向向外延伸，第二背面背向空腔部的一面设置。提高封装结构的组装密度，使得封装结构的组装密度可以达到100%。

技术领域

本发明涉及3D封装技术领域，具体地涉及一种基于二维多芯片组件垂直叠层实现的叠层式三维多芯片组件封装结构及其封装方法。

背景技术

电子器件的封装技术是制约集成电路发展的关键环节。电子封装是将各种功能的芯片、元器件和承载基板提供保护并保障信号和功率的输入与输出，同时使器件工作中产生的热量传输到外部环境，确保器件稳定正常地运行。

常规的MCM技术是一个二维平面技术，它是将多个IC裸芯片、塑封器件或片式器件紧密排列在一个平面衬底上封装而成的。这种封装技术目前已接近其理论的最大封装密度。一般情况下，采用常规工艺加工金属外壳封装的MCM集成电路组装密度在18%～42%之间；环氧涂覆双面混装的MCM集成电路组装密度在30%～50%之间；采用倒装焊工艺、BGA器件和LTCC空腔工艺技术能够提高电路的组装密度，也只能做到70%～80%的组装密度。

上述常规工艺的封装结构的组装密度比较低，还有待进一步提高。为进一步提高组装密度、减少体积，必须使封装技术从二维向三维发展，即在Z轴方向上实现多层结构。这种Z轴方向上的紧密堆积可以是芯片（即3D硅，裸芯片或封装芯片皆可）的堆垛，也可以是MCM叠层（构成所谓的3D-MCM）。

发明内容

针对上述存在的技术问题，本发明目的是：提供一种叠层式三维多芯片组件封装结构及其封装方法，解决现有技术中采用常规工艺的封装结构封装密度低的问题。

本发明的技术方案是：

本发明的一个目的在于提供一种叠层式三维多芯片组件封装结构，包括：

至少一层第一基板，所述第一基板包括本体和设于所述本体四周的弯折部，所述本体的第一正面和第一背面上按需设计有元器件和走线；

空腔部，由所述弯折部的内侧面和所述本体的第一正面围合形成，用于容纳设于所述本体的第一正面的元器件；

BGA焊点阵列，设置在所述弯折部的远离所述本体的端部上；

第二基板，与所述第一基板在垂直方向上下排布设置，所述第二基板的第二正面朝向所述第一基板的所述空腔部且第二正面上设有面阵I/O端子焊盘；

BGA焊点端子，设置在所述面阵I/O端子焊盘上，与所述BGA焊点阵列配合连接；

外引线，设置在所述第二基板的第二背面上并沿背离所述第二背面的方向向外延伸，所述第二背面背向所述第一基板的所述空腔部的一面设置。

可选的，所述第一基板包括两层，两层所述第一基板在垂直方向上下排布；且

上层第一基板的空腔部朝向下层第一基板的第一背面设置，以使上层第一基板的空腔部可容纳下层第一基板的第一背面上的元器件；

下层第一基板的空腔部朝向所述第二基板的第二正面设置，以使下层第一基板的空腔部可容纳第二基板的第二正面上的电子元器件；

下层第一基板的第一背面上设有与上层第一基板上的BGA焊点阵列相匹配的BGA焊点阵列。

可选的，所述BGA焊点端子为由第二正面朝向背离所述第二背面方向凸出延伸的BGA焊球凸点端子。

可选的，所述第一基板为LTCC基板。

可选的，所述第二基板为一体化PGA基板。