[发明专利]一种高带宽低延时算法处理的FPGA硬件实现方法在审
| 申请号： | 202111322676.9 | 申请日： | 2021-11-09 |
| 公开（公告）号： | CN114153763A | 公开（公告）日： | 2022-03-08 |
| 发明（设计）人： | 水颖;谭博;张虎;陈子龙;蔡侃侃;王玥 | 申请（专利权）人： | 中国船舶重工集团公司第七一五研究所 |
| 主分类号： | G06F13/12 | 分类号： | G06F13/12;G06F13/42;G06F15/78 |
| 代理公司： | 杭州兴知捷专利代理事务所(特殊普通合伙) 33338 | 代理人： | 周文停 |
| 地址： | 310023 浙江省*** | 国省代码： | 浙江;33 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 一种 带宽 延时 算法 处理 fpga 硬件 实现 方法 | ||
1.一种高带宽低延时算法处理的FPGA硬件实现方法，其特征在于：包括以下步骤，
首先根据声信号处理的算法特点，进行算法归类；并流水设计每类算法处理单元，完成对输入数据处理；
然后算法处理模块计算并输出写RAM使能、地址和数据；使用计数器对算法处理模块的输入数据进行计数；根据每类算法的数据规律，使用计数器将数据输入计算单元，并输出算法处理后的使能信号，地址信息以及数据；
以及根据每类算法输出的使能信号，进行判断是否RAM有写冲突，若RAM无写冲突，则采用一个RAM进行存储；若RAM有写冲突，则判断算法分类的个数，根据算法分类个数多少选择合适的写冲突管理模式。
2.根据权利要求1所述的高带宽低延时算法处理的FPGA硬件实现方法，其特征在于：FPGA硬件架构包括算法处理模块和存储模块，其中，算法处理模块根据算法特点，流水设计算法算子，满足数据处理带宽同时也节省运算资源；存储模块匹配数据输入和输出之间的带宽，同时保证数据包整帧的输出，以减少输出时延。
3.根据权利要求2所述的高带宽低延时算法处理的FPGA硬件实现方法，其特征在于：输入数据经过算法处理模块，将特定算法进行硬化，并根据输出结构，通过地址控制写入对应的存储模块，最终整帧输出。
4.根据权利要求1所述的高带宽低延时算法处理的FPGA硬件实现方法，其特征在于：写冲突管理模式有两种，根据算法分类个数多少选择其中一种或两种写冲突管理模式的组合。
5.根据权利要求4所述的高带宽低延时算法处理的FPGA硬件实现方法，其特征在于：其中一种写冲突管理模式如下，通过分析每类算法的时序规律，将冲突的算法进行分类，并根据分类的类别数量选择对应数量的存储单元使用相同数量的RAM进行存储，每一类算法存储分别控制一个RAM读写，最后讲上述RAM通过深度进行拼接输出。
6.根据权利要求1所述的高带宽低延时算法处理的FPGA硬件实现方法，其特征在于：另一种写冲突管理模式如下，根据每类算法冲突时序，对于同时需要写入RAM的时序，设定优先特定算法的原则，写入此算法数据至RAM中，再延时写入后续算法地址的方式进行冲突管理。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于中国船舶重工集团公司第七一五研究所，未经中国船舶重工集团公司第七一五研究所许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/202111322676.9/1.html，转载请声明来源钻瓜专利网。
- 上一篇：类加载方法和装置
- 下一篇：流固耦合仿真过程中流体域与固体域间数据传递的方法
