[发明专利]一种高带宽低延时算法处理的FPGA硬件实现方法

说明书

本发明公开了一种高带宽低延时算法处理的FPGA硬件实现方法，包括以下步骤，首先根据声信号处理的算法特点，进行算法归类；并流水设计每类算法处理单元，完成对输入数据处理；然后算法处理模块计算并输出写RAM使能、地址和数据；使用计数器对算法处理模块的输入数据进行计数(输入使能有效时计数，在一帧结束后清零计数器)；根据每类算法的数据规律，使用计数器将数据输入计算单元，并输出算法处理后的使能信号，地址信息以及数据。本发明解决了基阵传输性能时延低等问题，适用于大数据量且有特定算法的数据处理FPGA实现，在计算架构上实现了边缘化计算方式，可以降低处理平台的计算压力，减少传输链路的数据带宽。

技术领域：

本发明属于电子信息技术领域，可应用于声纳传输处理设备的研制与开发中，具体而言是一种高带宽低延时算法处理的FPGA硬件实现方法。

背景技术：

随着声纳系统工程以及探测技术的发展，国内外对声纳探测的精度要求越来越高，因此声纳系统工程存在大规模数据传输。大数据量的声纳数据将会存在性能和时延的问题，从而导致基阵数据传输拥塞、实时性低，影响了声纳技术的发展。

发明内容：

本发明所要解决的技术问题是，提供一种高带宽低延时算法处理的FPGA硬件实现方法，该方法解决了基阵传输性能时延低等问题，适用于大数据量且有特定算法的数据处理FPGA实现，该方法在计算架构上实现了边缘化计算方式，可以降低处理平台的计算压力，减少传输链路的数据带宽，并且所涉及的计算方法还具有实时性高，提升传输带宽，减少运算资源的优点。

本发明的技术解决方案是，提供一种高带宽低延时算法处理的FPGA硬件实现方法，包括以下步骤，

首先根据声信号处理的算法特点，进行算法归类；并流水设计每类算法处理单元，完成对输入数据处理；

然后算法处理模块计算并输出写RAM使能、地址和数据；使用计数器对算法处理模块的输入数据进行计数(输入使能有效时计数，在一帧结束后清零计数器)；根据每类算法的数据规律，使用计数器将数据输入计算单元，并输出算法处理后的使能信号，地址信息以及数据；

以及根据每类算法输出的使能信号，进行判断是否RAM有写冲突，若RAM 无写冲突(输出使能信号均为不同时刻数据)，则采用一个RAM进行存储；若RAM 有写冲突，则判断算法分类的个数，根据算法分类个数多少结合上述两种写冲突管理模式，选择合适的写冲突管理模式。

作为优选的技术方案，FPGA硬件架构包括算法处理模块和存储模块，其中，算法处理模块根据算法特点，流水设计算法算子，满足数据处理带宽同时也节省运算资源；存储模块匹配数据输入和输出之间的带宽，同时保证数据包整帧的输出，以减少输出时延。

作为优选的技术方案，输入数据经过算法处理模块，将特定算法进行硬化，并根据输出结构，通过地址控制写入对应的存储模块，最终整帧输出。本方法的数据流为输入数据经过算法处理模块，将特定算法进行硬化，并根据输出结构，通过地址控制写入对应的存储模块，最终整帧输出，如图1所示。若先将数据存储，再进行计算，则数据输出带宽降低，数据传输时延长，且不能够整帧处理。因此本方法的FPGA架构能够提升带宽，降低传输时延。

算法特点符合输出数据在一定时间内有一定规律。此方法支持输出数据有一种或多种规律的算法。若算法均为同一规律，则根据算法提取乘加除等算子，设计算子流水处理单元；若算法为不同规律，则进行分类，每一类作为一个算法处理单元，每个处理单元按照算法同一规律的方式进行提取算子，以及设计流水处理方式。

作为优选的技术方案，写冲突管理模式有两种，根据算法分类个数多少选择其中一种或两种写冲突管理模式的组合。存储模块处理多种类别算法时，根据算法会出现同时写入RAM的情况，引起写入冲突。根据不同的冲突管理，本发明提出两种处理方法。