[发明专利]非易失性存储器及其数据擦除方法

说明书

本申请实施例公开了一种非易失性存储器及数据擦除方法。存储器包括多个存储单元串，每个存储单元串包括串接的选择栅晶体管和存储单元。方法包括：向待进行擦除操作的存储单元串施加具有台阶状上升的电压波形的台阶擦除电压；在台阶擦除电压从其中间电平升高至其峰值电平期间，将选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平，从而在存储单元串中生成栅极感应漏极泄漏电流，预定区域邻近选择栅晶体管，并包括至少一个存储单元。通过对选择栅晶体管和邻近选择栅晶体管的预定区域施加偏置电压，可在存储单元串的沟道中生成栅极感应漏极泄漏电流，实现有效地数据擦除。

技术领域

本申请实施例涉及半导体技术领域，更具体地，涉及一种非易失性存储器以及一种非易失性存储器的数据擦除方法。

背景技术

近来，具有“垂直”(即，以三维(3D))堆叠的存储单元的非易失性存储器被广泛使用于电子设备中，其通常包括垂直堆叠的多个层级(例如，通过双堆叠工艺形成的非易失性存储器中的顶部层级和底部层级)，在每个层级中可存在多个垂直堆叠的存储单元。为了在具有多个层级的非易失性存储器中有效地读取、写入和擦除，每个层级可被单独擦除。

此外，随着非易失性存储器的堆叠层数的不断增加，其沟道层底部的连接方式从传统的选择性外延结构向侧向连通以及目前最新的底部连通方式发展。通过在底部形成高掺杂的半导体层(其通常与沟道层具有相同类型的掺杂杂质)以连接沟道层成为目前主流的非易失性存储器制备方法，而基于上述制备方法获得的非易失性存储器并不适用体擦除方式，因此，需要采用栅极诱导漏极泄漏(GIDL)生成辅助体偏压来辅助层级擦除操作实现非易失性存储器的数据擦除。

因此，如何实现高效的非易失性存储器层级擦除操作和栅极感应漏极泄漏擦除操作是本领域技术人员亟待解决的问题。

发明内容

为了解决或部分解决上述问题或其他问题，提出了本申请实施例下文中将要进一步描述的各个实施方式。

本申请实施例的一方面提供了一种非易失性存储器的数据擦除方法，所述存储器包括多个存储单元串，每个所述存储单元串形成在衬底的阱掺杂区上，并包括串接的选择栅晶体管和存储单元，所述方法包括：向待进行擦除操作的存储单元串施加台阶擦除电压，所述台阶擦除电压具有台阶状上升的电压波形；以及在所述台阶擦除电压从其中间电平升高至其峰值电平期间，将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平，从而在所述存储单元串中生成栅极感应漏极泄漏电流，其中，所述预定区域邻近所述选择栅晶体管，并包括至少一个所述存储单元。

根据本申请的一个实施方式，所述选择栅晶体管包括连接所述位线的顶层选择栅晶体管和连接所述阱掺杂区的底层选择栅晶体管；以及所述预定区域至少包括第一预定区域和第二预定区域，其中所述第一预定区域邻近所述底层栅选择栅晶体管，并包括至少一个所述存储单元，以及所述第二预定区域邻近所述顶层选择栅晶体管，并包括至少一个所述存储单元。

根据本申请的一个实施方式，将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平包括：在将所述选择栅晶体管的电压从其起始电平升高至其峰值电平期间，将所述存储单元串的预定区域的电压从其起始电平升高至其峰值电平。

根据本申请的一个实施方式，将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平包括：在将所述选择栅晶体管的电压从其起始电平升高至其峰值电平的同时，将所述存储单元串的预定区域的电压从其起始电平升高至其峰值电平，且所述选择栅晶体管的峰值电平等于所述预定区域的峰值电平。

根据本申请的一个实施方式，将所述选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平包括：在所述选择栅晶体管的电压从其起始电平升高之后，将所述存储单元串的预定区域的电压从其起始电平升高。