[发明专利]忆阻器3D阵列架构及其制备方法

权利要求书

1.一种忆阻器3D阵列架构，其特征在于：包括n个阵列，所述阵列包括电极和阻变单元，所述电极包括顶电极和底电极，所述顶电极所在的水平面置于所述底电极所在的水平面的上方，所述阻变单元的一端与所述顶电极连接、另一端与所述底电极连接，第n个阵列与第n-1个阵列在竖直方向上错位连接，同时，第n个阵列所在的水平面置于第n-1个阵列所在的水平面的上方或下方，第n个阵列与第n-1个阵列通过同一所述电极连接，其中n为不小于2的整数。

2.根据权利要求1所述的忆阻器3D阵列架构，其特征在于：第n个阵列所在的水平面置于第n-1个阵列所在的水平面的上方，第n个阵列的底电极即为第n-1个阵列的顶电极。

3.根据权利要求1所述的忆阻器3D阵列架构，其特征在于：第n个阵列所在的水平面置于第n-1个阵列所在的水平面的下方，第n个阵列的顶电极即为第n-1个阵列的底电极。

4.根据权利要求1所述的忆阻器3D阵列架构，其特征在于：第n个所述阵列中的顶电极与底电极相互垂直设置，所述阻变单元连接在所述顶电极与底电极的交叉点上。

5.根据权利要求1所述的忆阻器3D阵列架构，其特征在于：所述顶电极和底电极为金属，所述阻变单元为多元钙钛矿氧化物或二元金属氧化物。

6.一种忆阻器3D阵列架构的制备方法，其特征在于：用于制备如权利要求1-5中任一项所述的忆阻器3D阵列架构，包括如下步骤：

步骤1、制备第n个阵列的底电极掩模版、阻变单元掩模版和顶电极掩模版；

步骤2、通过所述底电极掩膜版制备第n个阵列的底电极；

步骤3、通过所述阻变单元掩模版在第n个阵列的所述底电极上制备第n个阵列的阻变单元；

步骤4、通过所述顶电极掩膜版制备第n个阵列的顶电极，所述顶电极与所述阻变单元连接，且所述顶电极自所述阻变单元向外延伸，以作为第n-1个阵列的底电极；

步骤5、重复步骤3和步骤4，得到包括n个阵列的忆阻器3D阵列架构。

7.根据权利要求6所述的忆阻器3D阵列架构的制备方法，其特征在于，步骤2具体为：取一块经超纯水清洗并烘干的硅衬底，将第n个阵列的所述底电极掩模版贴覆到硅衬底上并进行镀膜，随后进行磁控溅射，同时通入氩气，以得到刻有第n个阵列底电极的硅衬底。

8.根据权利要求7所述的忆阻器3D阵列架构的制备方法，其特征在于，步骤3具体为：将所述阻变单元掩模版贴覆在步骤2得到的刻有第n个阵列底电极的硅衬底上；使用氧化物材料进行预处理，随后溅射阻变单元薄膜并通入氩气，最后经过退火处理，以得到刻有阻变单元的硅衬底。

9.根据权利要求8所述的忆阻器3D阵列架构的制备方法，其特征在于，步骤4具体为：将所述顶电极掩模版贴覆于步骤3得到的刻有阻变单元的硅衬底上进行镀膜，并通入氩气，以得到第n个阵列。

10.根据权利要求9所述的忆阻器3D阵列架构的制备方法，其特征在于，步骤5具体为：将所述阻变单元掩模版贴覆在步骤4中第n个阵列的顶电极的延长部分上并进行镀膜，随后磁控溅射，并通入氩气，随后重复步骤4和步骤3，以得到包括n个阵列的忆阻器3D阵列架构。