[发明专利]忆阻器3D阵列架构及其制备方法

说明书

本发明公开了一种忆阻器3D阵列架构及其制备方法，属于忆阻器阵列架构技术领域。忆阻器3D阵列架构包括电极和阻变单元，电极包括顶电极和底电极，顶电极所在的水平面置于底电极所在的水平面的上方，阻变单元的一端与顶电极连接、另一端与底电极连接，第n个阵列与第n‑1个阵列在竖直方向上错位连接，同时，第n个阵列所在的水平面置于第n‑1个阵列所在的水平面的上方或下方，第n个阵列与第n‑1个阵列通过同一电极连接，其中n为不小于2的整数。本发明提出的忆阻器3D阵列架构，通过将忆阻器阵列展开成平面形式，以定点测试单个忆阻器；同时，新的结构有良好的散热效果，可以进行长时间、海量的多比特数据的交换。

技术领域

本发明涉及一种忆阻器3D阵列架构及其制备方法，属于忆阻器阵列架构领域。

背景技术

忆阻器，全称为记忆电阻器(Memristor)，它是表示磁通和电荷关系的电路器件。忆阻器具有电阻的量纲，但与电阻不同的是，忆阻器的阻值是由流经它的电荷确定。因此，通过测定忆阻器的阻值，便可知道流经它的电荷量，所以忆阻器是一种具有记忆功能的非线性电阻。

单个忆阻器的结构是三明治结构，即由顶层、中间层、底层三层相互堆叠构成，顶层和底层是电极层，中间层是氧化物层。通过施加在忆阻器顶层和底层之间的电压可以使其内部离子进行迁移，进而出现导电细丝。导电细丝的形成会使得忆阻器出现明显的电流，导电细丝的形成和断裂反应在外在上，是忆阻器阻值发生明显变化，出现两种有差异的阻态。我们把忆阻器较高阻值(即导电细丝断裂的情况)对应的状态称为高阻态，较低阻值(即导电细丝形成的情况)对应的状态称为低阻态，将高阻值状态定义为“0”，低阻值状态定义为“1”。可以用来表示计算机二进制中的0和1，具有存储数据的功能。

在结构上，传统大规模忆阻器阵列结构多采用垂直堆叠多层组合阵列结构。如图1所示，采用的是三明治结构的垂直堆叠设计，也就是若干个忆阻器都处在同一个平面上，把施加相同电压信号的忆阻器的顶层和底层对应的连接在一起，进而实现阵列连接。

然而，现在对于多个忆阻器之间的堆叠测试，也就是一个忆阻器顶层同时作为另一个忆阻器的底层这样的测试，并没有相关的结构便于我们操作，这对于研究不同忆阻器之间耦合干扰现象、系统稳定性，功能性的验证带来了很大的困扰。

有鉴于此，确有必要对现有的忆阻器3D阵列架构进行改进，以解决上述问题。

发明内容

本发明的目的在于提供一种忆阻器3D阵列架构及其制备方法，该方法可以对组合后的多个忆阻器之间的耦合干扰现象也可以进行深入细致的探索。

为实现上述目的，本发明提供一种忆阻器3D阵列架构，包括n个阵列，所述阵列包括电极和阻变单元，所述电极包括顶电极和底电极，所述顶电极所在的水平面置于所述底电极所在的水平面的上方，所述阻变单元的一端与所述顶电极连接、另一端与所述底电极连接，第n个阵列与第n-1个阵列在竖直方向上错位连接，同时，第n个阵列所在的水平面置于第n-1个阵列所在的水平面的上方或下方，第n个阵列与第n-1个阵列通过同一所述电极连接，其中n为不小于2的整数。

作为本发明的进一步改进，第n个阵列所在的水平面置于第n-1个阵列所在的水平面的上方，第n个阵列的底电极即为第n-1个阵列的顶电极。

作为本发明的进一步改进，第n个阵列所在的水平面置于第n-1个阵列所在的水平面的下方，第n个阵列的顶电极即为第n-1个阵列的底电极。

作为本发明的进一步改进，第n个所述阵列中的顶电极与底电极相互垂直设置，所述阻变单元连接在所述顶电极与底电极的交叉点上。

作为本发明的进一步改进，所述顶电极和底电极为金属，所述阻变单元为多元钙钛矿氧化物或二元金属氧化物。

为实现上述目的，本发明还提供一种忆阻器3D阵列架构的制备方法，用于制备前述的忆阻器3D阵列架构，包括如下步骤：