[发明专利]UIA2计算电路及其数据处理方法、芯片、电子设备及存储介质

权利要求书

1.一种UIA2计算电路，其特征在于，包括64级MUL单元，以及与所述64级MUL单元分别对应连接的64级混合运算单元，其中：

i大于0时，第i级MUL单元包括第i移位电路，以及与所述第i移位电路连接的第i异或电路，i为整数且i的取值从0遍历至63；

所述第i移位电路，用于接收64位的第一数据序列，并对所述64位的第一数据序列进行第i级移位运算，得到第i级移位结果；

所述第i异或电路，用于接收所述第i级移位结果和64位的第一数据序列，并基于所述第i级移位结果和所述64位的第一数据序列进行第i级异或运算，得到第i级MUL运算结果；

第i级混合运算单元分别与第i-1级混合运算单元和所述第i级MUL单元连接，用于接收第i-1级运算单元的第i-1级混合运算结果和所述第i级MUL运算结果，并基于所述第i-1级混合运算结果和所述第i级MUL运算结果，得到第i级混合运算结果；

其中，第N级混合运算结果为所述第一数据序列对应的运算结果。

2.如权利要求1所述的UIA2计算电路，其特征在于，所述第i移位电路，用于对所述64位的第一数据序列V[0]～V[63]左移位i位，得到移位后的64位的第二数据序列M[0]～M[63]作为第i级移位结果。

3.如权利要求2所述的UIA2计算电路，其特征在于，所述第i异或电路，用于输出所述64位的第一数据序列中的第一数据V[64-i+j]与所述64位的第二数据序列中的第二数据M[k+j]的异或结果，并基于该异或结果对所述第二数据序列中的所述第二数据M[k+j]进行对应更新，得到64位的第三数据序列作为第i级MUL运算结果，其中，j为整数且j的取值从0遍历至i-1，所述k为指定比特位，所述k的个数为至少一个。

4.如权利要求3所述的UIA2计算电路，其特征在于，k为0、1、3、4，i的取值从1遍历至60时，所述第二数据M[k+j]为第二数据M[j]、第二数据M[1+j]、第二数据M[3+j]、第二数据M[4+j]，其中：

所述第i异或电路包括4i个异或门，所述4i个异或门用于输出所述第一数据V[64-i+j]与所述第二数据M[j]、第二数据M[1+j]、第二数据M[3+j]、第二数据M[4+j]的异或结果。

5.如权利要求4所述的UIA2计算电路，当i＝1时，j＝0，所述第一数据V[64-i+j]为第一数据V[63]，所述第二数据M[k+j]为第二数据M[0]、第二数据M[1]、第二数据M[3]、第二数据M[4]，其中：

第1异或电路包括4个异或门，所述4个异或门用于输出所述第一数据V[63]分别与所述第二数据M[0]、第二数据M[1]、第二数据M[3]、第二数据M[4]的异或结果。

6.如权利要求4所述的UIA2计算电路，其特征在于，当i＝2时，j的取值从0遍历至1，所述第一数据V[64-i+j]包括第一数据V[62]、第一数据V[63]，所述第二数据M[k+j]包括与所述第一数据V[62]对应的第二数据M[0]、第二数据M[1]、第二数据M[3]、第二数据M[4]，以及与所述第一数据V[63]对应的第二数据M[1]、第二数据M[2]、第二数据M[4]、第二数据M[5]，其中：

第2异或电路包括8个异或门，所述8个异或门用于输出所述第二数据M[0]与第一数据V[62]、第二数据M[1]与第一数据V[62]和第一数据V[63]、第二数据M[2]与第一数据V[63]、第二数据M[3]与第一数据V[62]、第二数据M[4]与第一数据V[62]和第一数据V[63]、第二数据M[5]与第一数据V[63]的异或结果。