[发明专利]一种多相采样存内计算电路

权利要求书

1.一种多相采样存内计算电路，其特征是，包括时序控制模块、符号判决模块和m+1个神经元单元；每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器；其中m为大于1的正整数；

同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的读位线RBL相连，同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的负读位线RBLb相连；同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的写位线WBL相连，同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的负写位线WBLb相连；

符号判决模块的符号输入线In_sym与时序控制模块的符号输入端相连；符号判决模块的符号判决线Jud_sym与时序控制模块的符号判决端相连；

所有神经元单元的位线预充电模块的位线预充电线PRE与时序控制模块的位线预充电时序端连接；所有神经元单元的钟控灵敏放大器的钟控预充电线CLK_PRE与时序控制模块的钟控预充电时序端连接；所有神经元单元的钟控灵敏放大器的读使能线SAE与时序控制模块的读使能时序端连接；

每个神经元单元的权重输入模块的输入线X与时序控制模块的不同输入时序端连接；每个神经元单元的钟控灵敏放大器的输出线Y与时序控制模块的不同输出时序端连接；

所有神经元单元的存内计算模块的相同位数的读字线RWL与时序控制模块的一个存内计算读地址时序端连接，所有神经元单元的存内计算模块的相同位数的写字线WWL与时序控制模块的一个存内计算写地址时序端连接；所有神经元单元的点乘累加转换模块的相同位数的读字线RWL_AD与时序控制模块的一个点乘累加转换读地址时序端连接，所有神经元单元的点乘累加转换模块的相同位数的写字线WWL_AD与时序控制模块的一个点乘累加转换写地址时序端连接。

2.根据权利要求1所述的一种多相采样存内计算电路，其特征是，每个存内计算模块由n个静态随机存储器组成；其中n为大于4的正整数；

所有静态随机存储器的读位线RBL相连形成存内计算模块的读位线RBL；所有静态随机存储器的负读位线RBLb相连形成存内计算模块的负读位线RBLb；

所有静态随机存储器的写位线WBL相连形成存内计算模块的写位线WBL；所有静态随机存储器的负写位线WBLb相连形成存内计算模块的负写位线WBLb；

不同的静态随机存储器的读字线RWL分别形成存内计算模块的不同位数的读字线RWL；不同的静态随机存储器的写字线WWL分别形成存内计算模块的不同位数的写字线WWL。

3.根据权利要求1所述的一种多相采样存内计算电路，其特征是，每个点乘累加转换模块由l个静态随机存储器组成；其中l为大于2的正整数；

所有静态随机存储器的读位线RBL相连形成点乘累加转换模块的读位线RBL；所有静态随机存储器的负读位线RBLb相连形成点乘累加转换模块的负读位线RBLb；

所有静态随机存储器的写位线WBL相连形成点乘累加转换模块的写位线WBL；所有静态随机存储器的负写位线WBLb相连形成点乘累加转换模块的负写位线WBLb；

不同的静态随机存储器的读字线RWL分别形成点乘累加转换模块的不同位数的读字线RWL_AD；不同的静态随机存储器的写字线WWL分别形成点乘累加转换模块的不同位数的写字线WWL_AD。

4.根据权利要求2或3所述的一种多相采样存内计算电路，其特征是，每个存内计算模块的静态随机存储器的个数n与每个点乘累加转换模块静态的随机存储器的个数l之比等于神经元单元的个数，即n/l＝m+1。