[发明专利]一种多比特存内计算电路

说明书

本发明涉及一种多比特存内计算电路。该电路中每个存储单元包括两个阻变器件，这样极大的减小了存储阵列面积，并且阻变器件功耗低；电流电压转换模块同时读出高位BLL和低位BLR两条位线的电流，并将高位电流与低位电流的一半相加，最后电流转换为电压模式，所用读出电路结构易于读出并进行了简化；列选模块使阵列共用一个读出电路，减小了整体电路中读出部分的面积。本发明能够减小存储阵列面积和功耗。

技术领域

本发明涉及电路计算领域，特别是涉及一种多比特存内计算电路。

背景技术

深度卷积神经网络继续证明了推理精度的提高，深度学习正在向边缘计算转移。这一发展推动了低资源机器学习算法及其加速硬件的工作。深度卷积神经网络中最常见的运算是乘法和累加（MAC），它控制着功率和延迟。MAC操作具有很高的规则性和并行性，因此非常适合硬件加速。然而，内存访问量严重限制了传统数字加速器的能源效率。因此，存内计算（In Memory Computing，CIM）对深度卷积神经网络加速越来越有吸引力。

目前存内计算的设计中，基于静态随机存取存储器（Static Random-AccessMemory，SRAM）的设计技术成熟，但面积功耗过大。

因此，为了减小存储阵列面积和功耗，亟需提供一种新的存内计算方法。

发明内容

本发明的目的是提供一种多比特存内计算电路，能够减小存储阵列面积和功耗。

为实现上述目的，本发明提供了如下方案：

一种多比特存内计算电路，包括：存储阵列模块、行译码和输入驱动模块、列译码和位线、源线驱动模块、列选模块、电流电压转换模块以及ADC模块；

所述存储阵列模块通过位线BLL、位线BLR和源线SL分别与所述列译码和位线、源线驱动模块和所述列选模块连接；所述存储阵列模块还通过字线与所述行译码和输入驱动模块连接；所述存储阵列模块包括：多个存储单元；每个存储单元包括：NMOS管、第一阻变器件和第二阻变器件R1；所述第一阻变器件的一端连接位线BLL，所述第一阻变器件的另一端连接NMOS管的源极；所述第二变阻器件的一端连接位线BLR，第二变阻器件的另一端连接NMOS管的源极；NMOS管的栅极与字线WL连接，NMOS管的漏极与源线SL连接；

所述行译码和输入驱动模块用于当行译码时，对字线WL进行选通，进行权重值的存储；当驱动输入时，将两位的输入数据作用于字线WL；

所述列译码和位线、源线驱动模块用于对位线BLL、位线BLR和源线SL进行权重的写入，在进行计算时将源线SL接地；

所述列选模块用于将所述存储阵列模块中的一列存储单元的位线BLL的电流和位线BLR的电流；

所述电流电压转换模块用于将所述列选模块选中的一列存储单元的位线BLL的电流和位线BLR的电流的一半相加，并进行电流到电压的转换；

所述ADC模块与所述电流电压转换模块连接；所述ADC模块用于将所述电流电压转换模块的转换结果与十个参考电压进行比较，确定输出结果。

可选地，所述存储阵列模块包括：128行x32列存储单元。

可选地，所述两位的输入数据的个数为128个。

可选地，所述电流电压转换模块包括：位线BLL电流转换单元、位线BLR电流转换单元、开关S2、管N3以及电容C_L；

所述位线BLL电流转换单元用于将所述列选模块选中的一列存储单元的高位权重与输入乘累加确定高位累加电流；

所述位线BLR电流转换单元用于将所述列选模块选中的一列存储单元的低位权重与输入乘累加确定低位累加电流；