[发明专利]一种频率可配置的带通滤波电路

权利要求书

1.一种频率可配置的带通滤波电路，包括晶振模块，用于滤除高频信号的计数器芯片U4、U5，用于滤除低频信号的计数器芯片U1、U2、U3，计数器芯片U6，非门逻辑模块U9A、U10A，与门逻辑模块U7A,U8A；

晶振模块Y1输出时钟信号，用于给带通滤波电路提供稳定的时钟信号来源，时钟频率为F；晶振模块Y2输出时钟信号，用于给带通滤波电路提供稳定的时钟信号来源，时钟频率为f；计数器芯片为10进制计数器，用于根据输入的时钟信号，在满足计数条件时进行计数，通过计数输出引脚Qn，n为自然数，和进位输出引脚TC输出对应的计数信号，供后级电路进行处理；非门逻辑模块用于信号传输过程中的非逻辑处理；与门逻辑模块用于信号传输过程中的与逻辑处理；

其特征在于，所述晶振模块包括晶振Y1，电容C1和电阻R1，晶振Y2,电容C2,电阻R2，晶振Y1的VCC供电端连接供电电源，并通过电容C1接地进行滤波处理，晶振Y1的时钟信号输出端CLK连接匹配电阻R1后，向后级电路输出时钟信号CLK-1；晶振Y2的VCC供电端连接供电电源，并通过电容C2接地进行滤波处理，晶振Y2的时钟信号输出端CLK连接匹配电阻R2后，向后级电路输出时钟信号CLK-2；

晶振Y1输出的时钟信号CLK-1进入计数器芯片U1、U2、U3的CLK端，计数器芯片U1的使能端CET和使能端CEP均连接供电电源，使计数器芯片U1每次收到时钟信号CLK-1时均进行累加计数，计数器芯片U1的进位输出引脚TC与计数器芯片U2的使能端CET和使能端CEP连接，当计数器芯片U1累加计数达到额定计数值时，向计数器芯片U2输出高电平，使能计数器芯片U2，计数器芯片U2接收时钟信号CLK-1，并在每次收到时钟信号CLK-1时均进行累加计数，计数器芯片U2的进位输出引脚TC与计数器芯片U3的使能端CET和使能端CEP连接，当计数器芯片U2累加计数达到额定计数值时，向计数器芯片U3输出高电平，使能计数器芯片U3，计数器芯片U3接收时钟信号CLK-1，计数器芯片U3的进位输出引脚TC经过非门逻辑模块U10A，连接至与门逻辑模块U7A的一个输入端；

待滤波的输入信号INPUT_SIGNAL输入计数器芯片U4的CLK端、复位端MR和计数器芯片U5的复位端MR，计数器芯片U4的使能端CET和使能端CEP均连接供电电源，计数器芯片U4的第一个计数输出引脚Q0连接与门逻辑模块U8A的一个输入端，与门逻辑模块U8A的输出端连接计数器芯片U5的使能端CEP，计数器芯片U5的使能端CET连接供电电源，计数器芯片U5的CLK端输入为晶振Y2输出的时钟信号CLK-2，计数器芯片U5的第一个计数输出引脚Q0同时连接非门逻辑模块U9A的输入端，和计数器芯片U6的CLK端和与门逻辑模块U7A的另一个输入端，计数器芯片U5的第一个计数输出引脚Q0输出信号SIGNAL，非门逻辑模块U9A的输出端连接与门逻辑模块U8A的另一个输入端；

计数器芯片U6的复位端MR连接与门逻辑模块U7A的输出端，计数器芯片U6的使能端CET和使能端CEP均连接供电电源，计数器芯片U6的第一个计数输出端Q0输出最终经过滤波处理的OUTPUT_SIGNAL信号。

2.如权利要求1所述的一种频率可配置的带通滤波电路，其特征在于，当输入信号INPUT_SIGNAL中的高频信号输入到计数器芯片U4时，计数器芯片U4开始计数，当计数器芯片U4计数为1时，计数器芯片U4的Q0输出引脚输出高电平信号，和经过非逻辑后的计数器芯片U5的输出计数信号进入与门逻辑模块U8A进行与逻辑，控制计数器芯片U5的使能，计数器芯片U5使能后，只有当晶振Y2输出的时钟信号CLK-2由低电平变为高电平时，计数器芯片U5才能输出高电平信号，当输入信号INPUT_SIGNAL信号为低电平时，复位计数器U4和U5，U5输出低电平。因此当输入信号INPUT_SIGNAL中的高频信号频率高于晶振Y2输出的时钟信号频率f时，计数器芯片U5无法正常计数，该高频信号被滤除，输出信号SIGNAL为经过高频滤波的信号。