[发明专利]一种频率可配置的带通滤波电路

说明书

本发明是一种频率可配置的带通滤波电路，包括晶振模块，用于滤除高频信号的计数器芯片U4、U5，用于滤除低频信号的计数器芯片U1、U2、U3，计数器芯片U6，非门逻辑模块U9A、U10A，与门逻辑模块U7A,U8A，能够滤除计数器设定的高频截止频率以上的高频信号，同时能够通过另外的计数器模块将输入频率低于设定的低频截止频率的低频信号滤除，最终得到在相应范围内的频率信号。与现在的电路相比，本发明电路可配置性强，实用性高，能够对特定频率范围的频率信号进行滤波。

技术领域

本发明涉及硬件信号滤波，属于硬件信号处理领域。具体涉及一种频率可配置的带通频率滤波电路。

背景技术

滤波(Wave filtering)是将信号中特定波段频率滤除的操作，是抑制和防止干扰的一项重要措施，。

信号处理(signal processing)是对各种类型的电信号，按各种预期的目的及要求进行加工过程的统称。对模拟信号的处理称为模拟信号处理，对数字信号的处理称为数字信号处理。所谓信号处理，就是要把记录在某种媒体上的信号进行处理，以便抽取出有用信息的过程，它是对信号进行提取、变换、分析、综合等处理过程的统称。

随着硬件电路设计的发展，采用简单的一阶、二阶滤波方法虽然能够较好的降低信号带宽外的响应，但对于带宽内的频率响应也存在衰减，且信号的滤波器需要使用公式进行计算，较为复杂。因此，目前迫切需要一种计算简单，电路原理可行、带通滤波频率可配置的数字电路来实现电路的频率可配置的带通滤波。

发明内容

本发明的目的在于，针对上述技术问题，提供一种频率可配置的带通滤波电路，通过电路设置的计数器以及晶振模块，配合逻辑门电路，对频率信号进行滤波处理，滤除指定频率以上的高频信号和指定频率以下的低频信号，实现了对输入信号的滤波处理，输出指定频率段的频率信号。

本发明技术方案：

一种频率可配置的带通滤波电路，包括晶振模块，用于滤除高频信号的计数器芯片U4、U5，用于滤除低频信号的计数器芯片U1、U2、U3，计数器芯片U6，非门逻辑模块U9A、U10A，与门逻辑模块U7A,U8A；

晶振模块Y1输出时钟信号，用于给带通滤波电路提供稳定的时钟信号来源，时钟频率为F；晶振模块Y2输出时钟信号，用于给带通滤波电路提供稳定的时钟信号来源，时钟频率为f；计数器芯片为10进制计数器，用于根据输入的时钟信号，在满足计数条件时进行计数，通过计数输出引脚Qn，n为自然数，和进位输出引脚TC输出对应的计数信号，供后级电路进行处理；非门逻辑模块用于信号传输过程中的非逻辑处理；与门逻辑模块用于信号传输过程中的与逻辑处理；

其特征在于，所述晶振模块包括晶振Y1，电容C1和电阻R1，晶振Y2,电容C2,电阻R2，晶振Y1的VCC供电端连接供电电源，并通过电容C1接地进行滤波处理，晶振Y1的时钟信号输出端CLK连接匹配电阻R1后，向后级电路输出时钟信号CLK-1；晶振Y2的VCC供电端连接供电电源，并通过电容C2接地进行滤波处理，晶振Y2的时钟信号输出端CLK连接匹配电阻R2后，向后级电路输出时钟信号CLK-2；

晶振Y1输出的时钟信号CLK-1进入计数器芯片U1、U2、U3的CLK端，计数器芯片U1的使能端CET和使能端CEP均连接供电电源，使计数器芯片U1每次收到时钟信号CLK-1时均进行累加计数，计数器芯片U1的进位输出引脚TC与计数器芯片U2的使能端CET和使能端CEP连接，当计数器芯片U1累加计数达到额定计数值时，向计数器芯片U2输出高电平，使能计数器芯片U2，计数器芯片U2接收时钟信号CLK-1，并在每次收到时钟信号CLK-1时均进行累加计数，计数器芯片U2的进位输出引脚TC与计数器芯片U3的使能端CET和使能端CEP连接，当计数器芯片U2累加计数达到额定计数值时，向计数器芯片U3输出高电平，使能计数器芯片U3，计数器芯片U3接收时钟信号CLK-1，计数器芯片U3的进位输出引脚TC经过非门逻辑模块U10A，连接至与门逻辑模块U7A的一个输入端；